JPH0328833U - - Google Patents
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- Publication number
- JPH0328833U JPH0328833U JP1989089709U JP8970989U JPH0328833U JP H0328833 U JPH0328833 U JP H0328833U JP 1989089709 U JP1989089709 U JP 1989089709U JP 8970989 U JP8970989 U JP 8970989U JP H0328833 U JPH0328833 U JP H0328833U
- Authority
- JP
- Japan
- Prior art keywords
- delay
- elements
- supply voltage
- power supply
- output terminal
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Description
第１図は本考案の一実施例の遅延回路のブロツ
ク図、第２図は従来の遅延回路を示す回路図であ
る。 １，２６……入力端子、２，３，４，５……遅
延素子、６，７，８，９……切替スイツチ、１０
……電源電圧検出回路、１１，２７……出力端子
、２１，２２……Ｐ型ＭＯＳトランジスタ、２３
，２５……Ｎ型ＭＯＳトランジスタ、２４……容
量。
ク図、第２図は従来の遅延回路を示す回路図であ
る。 １，２６……入力端子、２，３，４，５……遅
延素子、６，７，８，９……切替スイツチ、１０
……電源電圧検出回路、１１，２７……出力端子
、２１，２２……Ｐ型ＭＯＳトランジスタ、２３
，２５……Ｎ型ＭＯＳトランジスタ、２４……容
量。
Claims (1)
- 入力端子と出力端子との間に、互いに遅延時間
の異なる複数の遅延素子を介在させ、電源電圧の
変動による遅延時間の変化を小さくするように、
前記複数の遅延素子のうち所望の遅延素子を選択
する手段を設けたことを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989089709U JPH0328833U (ja) | 1989-07-28 | 1989-07-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989089709U JPH0328833U (ja) | 1989-07-28 | 1989-07-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0328833U true JPH0328833U (ja) | 1991-03-22 |
Family
ID=31639278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989089709U Pending JPH0328833U (ja) | 1989-07-28 | 1989-07-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0328833U (ja) |
-
1989
- 1989-07-28 JP JP1989089709U patent/JPH0328833U/ja active Pending