JPH03289617A

JPH03289617A - 配線接続バンプ

Info

Publication number: JPH03289617A
Application number: JP9157990A
Authority: JP
Inventors: Yoichi Ogushi; 大串　洋一
Original assignee: Fujitsu General Ltd
Current assignee: Fujitsu General Ltd
Priority date: 1990-04-06
Filing date: 1990-04-06
Publication date: 1991-12-19
Anticipated expiration: 2011-10-09
Also published as: JP2540980B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は素子や回路等を形成した基板、あるいはＰＬ
ＺＴ（透明なセラミック）等の表示基板と外部引き出し
配線パターンを形成した基板とを接続する配線接続バン
プ（突起状電極）に係り、更に詳しくは回路素子とバン
プを一体化した新規な配線接続ハンプに関するものであ
る。

［発明の技術的背景およびその課題］この種のバンプは、例えば第５図および第６図に示すＰ
ＬＺＴデイスプレィを例にして説明すると、ＰＬＺＴプ
レート上に形成した複数の画素１ａの電極を外部に引き
出すため、その電極と駆動回路２との接続に用いられて
おり１例えば各画素１ａの電極にバンプ３が形成され、
また駆動回路２の基板にはそのバンプ３に接続する配線
パターンが形成されている。これにより、各画素１ａが
その駆動回路２で駆動され、つまりＯＮ表示、あるいは
ＯＦＦ表示されるため、そのＰＬＺＴプレート１をデイ
スプレィ装置として利用することができる。

しかし、上記各画素１ａがスタティック駆動である場合
、ＰＬＺＴプレート１の全画素１ａを駆動するためには
各画素１ａ毎に電極を駆動回路２に引き出し、例えば全
画素１ａの数が１００００個である場合、少なくとも１
００００本の配線パターンが必要となる。

そこで、液晶表示装置に見られるように、配線パターン
の本数を極めて少なくすることができるマトリックス駆
動法が考えられる。すなわち、上記バンプ接続法を利用
し、かつ、バンプ３の近傍にアクティブ素子を形成すれ
ばよい。

しかしならが、バンプ形成工程とアクティブ素子形成工
程の２工程を必要とし、工程数増加によるコスト高、品
質管理の困難性等の問題が増えるという問題点がある。

また、バンプ３だけなく、アクティブ素子を形成するた
め、その分面積を必要とし、例えばＰＬＺＴプレート１
による表示装置の場合、その画素１ａの開口率が低下し
、画質を低下するという欠点がある。

この発明は上記課題に鑑みなされたものであり、その目
的はアクティブ素子とバンプを一体化し、その製造コス
トを低く抑え１品質管理をし易くするとともに、表示画
素の開口率を高くとることができるようにした配線接続
バンプを提供することにある。

［課題を解決するための手段］上記目的を達成するために、この発明は基板に形成した
複数の素子等を駆動するために、それら素子の電極を外
部に引き出す配線パターンを形成した基板を上記基板等
に重ねたとき、その電極と配線パターンとを接続する配
線接続バンプにおいて、上記配線パターンを形成した基
板ｌ：上記素子の電極と対向する位置に回路素子を設け
、この回路素子をバンプとしたことを要旨とする。

また、この発明は表示板としてのＰＬＺＴプレートに形
成した複数の画素を駆動するために、それら画素の電極
を外部に引き出す配線パターンを形成した透明基板を上
記ＰＬＺＴプレートに重ねたとき、その電極と配線パタ
ーンとを接続する配線接続バンプにおいて、上記透明基
板に上記画素の電極と対向する位置にアクティブ素子を
設け、このアクティブ素子をバンプとして上記画素の電
極と配線パターンとを接続し、上記複数の画素をマトリ
ックス駆動可能としたものである。

［作　　用］上記構成としたので、表示板としてのＰＬＺＴプレート
を例にして説明すると、そのＰＬＺＴプレートに形成し
た画素の電極を外部に引き出すため、その引き出し配線
パターンを形成した透明基板にはその電極と対向する位
置にアクティブ素子を形成し。

そのアクティブ素子をバンプとして利用する。すなわち
、アクティブ素子とバンプとを一体化していることから
、その製造がｌ工程で済み、その面積が小さくてよい。

また、そのアクティブ素子として、例えばバイリスタや
ＴＦＴ等の素子を形成することにより、ＰＬＺＴプレー
トの各画素がアクティブマトリック卵動可能となり、外
部引き出し配線パターンの本数が少なくなる。

［実　施　例］以ド、この発明の実施例を第１図乃至第４図に基づいて
説明する。なお、図中、第５図および第６図と同一部分
には同一符号を付し重複説明を省略する。

第１図において、ＰＬＺＴプレート１の電極を外部に引
き出す配線パターンを形成した基板（例えば透明板；ガ
ラス板）５には画素１ａと対向する位置にそれぞれ回路
素子（例えばアクティブ素子）６が設けられており、そ
の一方の電極７が配線パターンに接続され、他方の電極
８がバンプに形成されている。

そのアクティブ素子６としては、例えば第２図に示す電
気抵抗が印加電圧によって変化する抵抗素子のバリスタ
を用いる。バリスタにはその動作原理から分類すると、
セラミック粒界障壁を利用したもの、半導体ｐ−ｎ接合
障壁を利用したもの、金属〜半導体接合を利用したもの
等がある。そこで、例えば表示装置としてＰＬＺＴプレ
ート１を用いる場合、そのバリスタには例えば酸化亜鉛
（Ｚｎ○）のものを用いることができる。すなわち、Ｐ
ＬＺＴプレート１の駆動電圧を５０ｖ以上と考えるなら
ば。

バリスタ電圧ｖｂが８ｋＶから３０ｋ　Ｖの範囲で選択
できるセラミックス粒界障壁を利用したもの、つまり酸
化亜鉛バリスタが適しているからである。

また、上記アクティブ素子６としては第３図に示されて
いるＴ″Ｆ　Ｔ　（Ｔｈｉｎ　Ｆｉｌ＋＋　Ｔｒａｓｉ
ｓｔｏｒ）やダイオード等を用いることができる。第３
図のＴＦＴの場合、例えば蒸着等により、そのＴＦＴを
ガラス板５に形成することになるが、９がゲート電極で
、１０が絶縁膜で、１１が半導体薄膜で、１２がソース
電極で、１３がドレイン電極で、１４が絶縁膜である。

ここで、第５ＷＩに示されているＰＬＯＴプレートｌの
画素１ａをアクティブマトリック駆動する場合を例にし
て説明する。

まず、ガラス板５に複数の画素１ａの電極と対向して上
記アクティブ素子６のＴＦＴを形成することになるが、
第４図に示されているように、そのガラス板５には、Ｘ
、Ｙの駆動ライン１５，１６および共通ライン（ＧＮＤ
）１７の配線パターンが形成され、またその配線パター
ンとゲート電極９およびソース電極１２とをそれぞれ接
続し、かつ、各画素１ａの電極とドレイン電極１３とを
接続可能とするようにＴＦＴを形成する。そして、その
ガラス板５をＰＬＺＴプレート１に取り付ければ、横列
の各画素１ａはＹｌの駆動ライン９とＸ工、Ｘ２．・・
・、Ｘｏの駆動ライン９の信号により駆動することがで
きる。

このように、ＰＬＺＴプレート１の各画素１ａの電極を
アクティブ素子６の電極８をバンプとし、そのバンプを
介して外部に引き出すことができるため、その各画素１
ａをアクティブマトリックス駆動することが可能になる
。また、ＰＬＺＴプレート１の各Ｍ素１ａをアクティブ
マトリックス駆動することができることから、それら画
素１ａの電極を外部に引き出すための配線パターンの本
数が減り、例えばそのＰＬＺＴプレート１を将来のＨＤ
ＴＶに適用しようとした場合、スタテック駆動法である
と、１８００００００本を必要とするものが、２８００
本で済ませられることから、画素１ａの開口率を大きく
することができ、高精彩化、駆動回路の薄型化が可能と
なり、薄型のパルスデイスプレィ装置の実現が可能にな
る。

さらに、そのアクティブマトリック駆動とするためのア
クティブ素子６と画素１ａの電極を外部に引き出すため
のバンプとを一体化したので、工程が１回で済ませられ
、品質管理がし易くなるだけなく、接続の信頼性も向上
し１面積的にも狭くてよく１画素１ａの開口率を大きく
設計することが可能となる。

なお、上記実施例では１表示装置として用いるＰＬＺＴ
プレート１の電極を外部に引き出す場合を例にして説明
したが、基板に形成した素子や回路をバンプを介して外
部に引き出す場合でも、同様の効果を得ることができ、
この場合回路素子のアクティブ素子６を抵抗とし、回路
等のインピーダンス調整にも利用することができる。

［発明の効果］以上説明したように、この発明によれば、基板等に複数
個配列された素子を駆動するために、それら素子の電極
と外部に引き出す配線とを接続するバンプにおいて、こ
のバンプに上記各素子をマトリックス駆動するためのア
クティブ素子を含めて一体化したので、例えばρＬＺＴ
プレートに複数の画素を形成し、かつ、それら電極を外
部に引き出すためのバンプをアクティブ素子にすると、
それら画素をアクティブマトリック駆動することができ
、しかもその駆動ラインの本数を極めて少なくでき、そ
の画素の開口率を大きくすることができる。

また、上記アクティブ素子６とバンプを１工程で形成す
ることができるため、品質管理がし易く、また接続の信
頼性もよく、製造コストを低く抑えることができるとい
う効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す配線接続バンプの概
略的断面図、第２図は上記配線接続バンプとしてのアク
ティブ素子の特性図、第３図はこの発明の変形実施例を
示し、配線接続バンプの概略的断面図、第４図は上記第
３図に示す配線接続バンプを用いたＰＬＺＴプレートの
概略的駆動回路図、第５図は従来のバンプの概略的断面
図、第６図はＰＬＺＴプレート等の基板の概略的正面図
である。図中、１はＰＬＺＴプレート、１ａは画素、５ガラス板
（基板）、６は回路素子（アクティブ素子）、７゜８は
電極（アクティブ素子の）、９は電極（Ｔ　Ｐ　Ｔの）
５１０は絶縁膜、１１は半導体薄膜、　１２はソース電
極、１３はドレイン電極、１４は絶縁膜、１５．１６は
駆動ライン、１７は共通ライン（ＧＮＤ）である。である。

Claims

【特許請求の範囲】

（１）基板に形成した複数の素子等を駆動するために、
それら素子の電極を外部に引き出す配線パターンを形成
した基板を前記基板等に重ねたとき、その電極と配線パ
ターンとを接続する配線接続バンプにおいて、前記配線パターンを形成した基板に前記素子の電極と対
向する位置に回路素子を設け、該回路素子をバンプとし
たことを特徴とする配線接続バンプ。
（２）表示板としてのＰＬＺＴプレートに形成した複数
の画素を駆動するために、それら画素の電極を外部に引
き出す配線パターンを形成した透明基板を前記ＰＬＺＴ
プレートに重ねたとき、その電極と配線パターンとを接
続する配線接続バンプにおいて、前記透明基板に前記画
素の電極と対向する位置に回路素子を設け、該回路素子
をバンプとして前記画素の電極と配線パターンとを接続
し、前記複数の画素をマトリックス駆動可能としたこと
を特徴とする配線接続バンプ。
（３）前記回路索子はバリスタやＴＦＴ等のアクティブ
素子である請求項（１）または（２）記載の配線接続バ
ンプ。