JPH03289711A

JPH03289711A - ディジタル信号の同期化回路

Info

Publication number: JPH03289711A
Application number: JP9108690A
Authority: JP
Inventors: Katsuhisa Tawa; 田和　克久
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1990-04-05
Filing date: 1990-04-05
Publication date: 1991-12-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、ディジタル信号の同期化回路に関する。より
詳細には、ディジタル回路において、非同期信号を同期
信号に変換する回路に関するものである。

従来の技術ディジタル回路においては、非同期信号をそのまま後段
の回路に伝達した場合、後段の回路が誤動作を起こす場
合がある。すなわち、非同期信号は、他のディジタル信
号のタイミングに関係なく変化するため、非同期信号の
データは正確に伝達されない。そのため、ディジタル回
路では、非同期信号を同期信号に変換す−る必要がある
。

従来は、クロック信号発生回路により、クロック信号を
発生させて、全ての信号をこのクロック信号に同期させ
ることにより、同期をとっていた。

第４図に従来の同期化回路の一例を示す。第４図の同期
化回路は、Ｄ型フリップ−フロップ４０と、Ｄ型フリッ
プ−フロップ４０のクロック入力端子ＣＤにクロック信
号を出力するクロック信号発生回路４１を具備する。非
同期信号は、Ｄ型フリップ−フロップ４０のデータ入力
端子りに入力され、クロック信号発生回路４１の発生す
るクロック信号に同期した同期信号に変換されて、Ｄ型
フリップ−フロップ４０のデータ出力端子Ｑから出力さ
れる。

発明が解決しようとする課題上記従来の同期化回路には、クロック信号発生回路が必
須であった。また、例えば、入力される時点で既に同期
がとれているディジタル信号群と、非同期のディジタル
信号とを併せて処理するようなディジタル回路では、非
同期のディジタル信号の同期をとるために、以下の方法
によらなければならなかった。

■　新たなりロック信号発生回路で発生させたクロック
パルスにより、全ての信号の同期をとる方法。

または ■　同期信号と一緒に、同期をとったクロックパルスも
入力して、そのクロック信号に合わせて非同期信号の同
期をとる方法。

上記■の方法では、同期信号が多数で非同期信号が少数
で、両者の差が大きいときには、回路が複雑になり、処
理効率が低（なる。また、上記■の方法では、クロック
信号を物理的に離れた位置から伝送しなければならない
場合がある。

そこで本発明の目的は、上記従来技術の問題点を解決し
たクロック信号発生回路が不用で、処理効率が高いディ
ジタル信号の同期化回路を提供することにある。

課題を解決するための手段本発明に従うと、複数のディジタル信号に基づいて非同
期の信号を同期信号に変換するディジタル信号同期化回
路において、前記複数のディジタル信号の変化点でパル
スを発生し、時系列のパルス列を生成するパルス列生成
手段と、前記パルス列に対して、前記非同期のディジタ
ル信号の同期をとる同期化手段を具備することを特徴と
するディジタル信号同期化回路が提供される。

作用本発明では、複数のディジタル信号の立上がり、立下が
りの各変化点でパルスを発生させ、時系列のパルス列を
生成し、このパルス列を擬似クロック信号として、この
パルス列に対して非同期のディジタル信号を同期させる
。従って、本発明では、クロック信号を使用しないで非
同期のディジタル信号を同期させることができる。

本発明の回路において、パルス列生成手段は、各ディジ
タル信号と各ディジタル信号の反転信号をそれぞれ入力
とする複数のＥＸ−ＯＲ回路と、これらのＥＸ−ＯＲ回
路の出力を入力とするＡＮＤ回路で構成することができ
る。また、同期化手段は、上記のＡＮＤ回路の出力をク
ロック人力とし、非同期ディジタル信号をデータ入力と
するＤ型フリップ−フロップで構成することができる。

以下、本発明を実施例により、さらに詳しく説明するが
、以下の開示は本発明の単なる実施例に過ぎず、本発明
の技術的範囲をなんら制限するものではない。

実施例第１図に、本発明のディジタル信号同期化回路の一例の
原理ブロック図を示す。第１図のディジタル信号同期化
回路は、１〜ＮのＮ本のディジタル信号に、１本の非同
期ディジタル信号を同期させる回路である。この回路は
、１〜Ｎのディジタル信号を人力とするＮ個の信号変化
検出手段５および各信号変化検出手段５の出力を入力と
する信号加算手段４で構成されるパルス列生成手段１を
具備する。また、パルス列生成手段１が出力するパルス
列と、非同期ディジタル信号とを入力して、同期信号を
出力する同期化子Ｒ６を具備する。

第２図に、本発明のディジタル信号同期化回路のさらに
具体的な構成例を示す。第２図のディジタル信号同期化
回路は、１〜３の３本のディジタル信号に、１本の非同
期信号を同期させる回路である。この回路は、それぞれ
ディジタル信号ｌ、２および３を一方の入力とし、それ
ぞれ反転回路７１．７２および７３で反転されたディジ
タル信号１．２および３の反転信号を他方の入力とする
ＥＸ−ＯＲ回路５１．５２および５３と、ＥＸ−ＯＲ回
路５１．５２および５３の出力を入力とするＡＮＤ回路
１４と、ＡＮＤ回路１４の出力がクロック入力端子Ｃｏ
に入力され、非同期ディジタル信号がデータ入力端子Ｄ
に入力されるＤ型フリップ−フロップ４０とを具備する
。同期化されたディジタル信号は、Ｄ型フリップ−フロ
ップ４０のデータ出力端子Ｑから出力される。

第３図を参照して、上記本発明のディジタル信号同期化
回路の動作を説明する。第３図は、第２図のディジタル
信号同期化回路のタイミング図である。第３図において
、信号１．２および３は、互いに同期がとれている。第
３図かられかるよう、ＡＮＤ回路１４は、信号１．２お
よび３のいずれかがロウレベルからハイレベルに、また
はハイレベルからロウレベルに変化した時にパルスを出
力する。Ｄ型フリップ−フロップのＤ端子に入力された
非同期信号は、このパルスに同期してＤ型フリップ−フ
ロップのＱ端子から出力される。

また、ＥＸ−ＯＲ回路５１．５２および５３をオーブン
コレクタ型とすることにより、ＡＮＤ回路１４は、ワイ
アードアンド回路で実現することができる。

このように本発明のディジタル信号同期化回路では、ク
ロック信号を使用せずに非同期の信号を同期化させるこ
とが可能である。

発明の詳細な説明したように、本発明に従えば、クロック信号を使
用しないで、非同期のディジタル信号を同期信号に変換
することができる。従って、ディジタル回路中における
クロックのない系において非同期信号を同期信号に変換
する場合に効果的である。

【図面の簡単な説明】

第１図は、本発明のディジタル信号同期化回路の原理ブ
ロック図であり、第２図は、本発明のディジタル信号同期化回路のより具
体的な構成例であり、第３図は、第２図のディジタル信号同期化回路のタイミ
ングチャートであり、第４図は、従来のディジタル信号同期化回路のブロック
図である。〔主な参照番号〕１・・・パルス列生成手段、４・・・信号加算手段、５・・・信号変化検出手段、６・・・同期化手段、１４・・・ＡＮＤ回路、４０・・・Ｄ型フリップ−フロップ、４１・・・クロック信号発生回路、５１５２．５３・・・Ｅｘ−ＯＲ回路、７１．７２．７
３・・・反転回路第１図

Claims

【特許請求の範囲】

　複数のディジタル信号に基づいて非同期の信号を同期
信号に変換するディジタル信号同期化回路において、前
記複数のディジタル信号の変化点でパルスを発生し、時
系列のパルス列を生成するパルス列生成手段と、前記パ
ルス列に対して、前記非同期のディジタル信号の同期を
とる同期化手段を具備することを特徴とするディジタル
信号同期化回路。