JPH0329014A - マイクロプロセツサをリセツトするための回路および方法 - Google Patents
マイクロプロセツサをリセツトするための回路および方法Info
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- JPH0329014A JPH0329014A JP2152890A JP15289090A JPH0329014A JP H0329014 A JPH0329014 A JP H0329014A JP 2152890 A JP2152890 A JP 2152890A JP 15289090 A JP15289090 A JP 15289090A JP H0329014 A JPH0329014 A JP H0329014A
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
- Retry When Errors Occur (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野｝
この発明は、一般的にはマイクロプロセッサに基づくコ
ンピュータ・システムに関するものであり、より詳細に
は、このようなコンピュータ・システムのためのリセッ
ト回路に関するものである。
ンピュータ・システムに関するものであり、より詳細に
は、このようなコンピュータ・システムのためのリセッ
ト回路に関するものである。
「従来の技術］
Ｉｎｔｅｌ ３８６および１４８６のようなマイクロプ
ロセッサにはリセット入力が含まれており、該マイクロ
プロセッサに対するパワーがオンにされたときに、該マ
イクロプロセッサを既知のまたは規定の状態に初期化す
ることが可能にされる。（３８６およびｉ４８Ｇはイン
テル社の商標である。）Ｉｎｔｅｌ ３８６ ？イクロ
ブロセ・ノサおよび関連のパワー・リセット回路を用い
てなるコンピュータは、コンピュータ１０として第２図
に示されている。
ロセッサにはリセット入力が含まれており、該マイクロ
プロセッサに対するパワーがオンにされたときに、該マ
イクロプロセッサを既知のまたは規定の状態に初期化す
ることが可能にされる。（３８６およびｉ４８Ｇはイン
テル社の商標である。）Ｉｎｔｅｌ ３８６ ？イクロ
ブロセ・ノサおよび関連のパワー・リセット回路を用い
てなるコンピュータは、コンピュータ１０として第２図
に示されている。
このパワー・リセット回路について検３・ナするのに先
立って、コンピュータ１０について概略的に説明してお
くことが有用である。 コンビ１−夕１０はデスアル・
バス式のコンピュータであって、ここでは、マイクロプ
ロセノサ１００として指定された前述のマイクロプロセ
ッサが含まれている。
立って、コンピュータ１０について概略的に説明してお
くことが有用である。 コンビ１−夕１０はデスアル・
バス式のコンピュータであって、ここでは、マイクロプ
ロセノサ１００として指定された前述のマイクロプロセ
ッサが含まれている。
マイクロプロセッサ１００に含まれているリセット入力
は、第２図においてはＲＳＴとして示されている。マイ
クロプロセッサ１０・０はＣＰＵローカル・バス１０５
を介してバッファ１１０に結合されており、このバッフ
ァ１１０はＣＰＵローカル・バス１０５をシステム・ロ
ーカル・バス１１５に結合させている。システム・ロー
カルーバス１１５はラプチ／バノファ／デコーダｌ２０
を介してブレーナＩ／Ｏ（入力／出力）バス１２５に結
合されており、また、このバス１２５には周辺装置１３
０が接続されている。更に、システム・ローカル・バス
１１５はメモリ・コントローラおよびメモリ１３５に結
合されている。また、システム・ローカル・バス１１５
は、バブファ１４０おヨヒマイクロチャネルバス１４５
を介して、マイクロチャネルソケット１５０にも結合さ
れている。このソケット１５０には種々のアダプタ・カ
ードを挿入することができる。ダイレクト・メモリ・ア
クセス（ ＤｋｌＡ ）コントローラ１５５はシステム
・ローカル・バス１１５に結合されていて、マイクロプ
ロセッサ１００の介在なしで、メモリ１３５に対するダ
イレクト・アクセスを容易にする。コンピュータ１０に
更に含まれているバス・コントロールおよびタイミング
回路１６０は、システム・ローカル・バス１１５に結合
されていて、ノイスｌｌ５のコントロールおよびタイミ
ングを許容している。中央アービトレーシａン点（ＣＡ
Ｐ）１６５はコントロールおよびタイミング回路１６０
およびマイクロチャネルソケット１５０の双方に結合さ
れている。このＣＡＰＩ６５は、例えば、マイクロブロ
セブサ１００，マイクロチャネルソケ・，トｌ４５の一
つにプラグ・インされているバス・マスク、ＤＭＡコン
トローラ１５５などのうち、いずれの機能的な実体がマ
イクロチャネルバス１４５にアクセスするかの決定をす
るものである。
は、第２図においてはＲＳＴとして示されている。マイ
クロプロセッサ１０・０はＣＰＵローカル・バス１０５
を介してバッファ１１０に結合されており、このバッフ
ァ１１０はＣＰＵローカル・バス１０５をシステム・ロ
ーカル・バス１１５に結合させている。システム・ロー
カルーバス１１５はラプチ／バノファ／デコーダｌ２０
を介してブレーナＩ／Ｏ（入力／出力）バス１２５に結
合されており、また、このバス１２５には周辺装置１３
０が接続されている。更に、システム・ローカル・バス
１１５はメモリ・コントローラおよびメモリ１３５に結
合されている。また、システム・ローカル・バス１１５
は、バブファ１４０おヨヒマイクロチャネルバス１４５
を介して、マイクロチャネルソケット１５０にも結合さ
れている。このソケット１５０には種々のアダプタ・カ
ードを挿入することができる。ダイレクト・メモリ・ア
クセス（ ＤｋｌＡ ）コントローラ１５５はシステム
・ローカル・バス１１５に結合されていて、マイクロプ
ロセッサ１００の介在なしで、メモリ１３５に対するダ
イレクト・アクセスを容易にする。コンピュータ１０に
更に含まれているバス・コントロールおよびタイミング
回路１６０は、システム・ローカル・バス１１５に結合
されていて、ノイスｌｌ５のコントロールおよびタイミ
ングを許容している。中央アービトレーシａン点（ＣＡ
Ｐ）１６５はコントロールおよびタイミング回路１６０
およびマイクロチャネルソケット１５０の双方に結合さ
れている。このＣＡＰＩ６５は、例えば、マイクロブロ
セブサ１００，マイクロチャネルソケ・，トｌ４５の一
つにプラグ・インされているバス・マスク、ＤＭＡコン
トローラ１５５などのうち、いずれの機能的な実体がマ
イクロチャネルバス１４５にアクセスするかの決定をす
るものである。
キャッシュ・メモリ１７０は、図示されているように，
ｃｐｕローカル・バス１０５およびマイクロプロセッ
サ１００に結合されている。キヤ・ｙシュ・メモリ＋７
０の動作をコントロールするため、図示されているよう
に、Ｉｎｔｅｌ ８２３８５キャッシコ・コントローラ
１７５がＣＰＩＩローカル・バス１０５およびシステム
・ローカル・バス１１５に結合されている。コンピュー
タ１０がデュアル・バス式のコンピュータの場合、その
２本のバスはＣＰυローカル・バス１０５およびシステ
ム・ローカル・バス１１５である。これらのバス１０５
およびｌ１５の各々には、アドレス・バス、データ・バ
スおよびコントロール・バスが含まれている。浮動小数
点演算の処理を容易にするために、数値演算共用プロセ
ッサ１８０がＣＰＵローカル・バス１０５に結合されて
いる。
ｃｐｕローカル・バス１０５およびマイクロプロセッ
サ１００に結合されている。キヤ・ｙシュ・メモリ＋７
０の動作をコントロールするため、図示されているよう
に、Ｉｎｔｅｌ ８２３８５キャッシコ・コントローラ
１７５がＣＰＩＩローカル・バス１０５およびシステム
・ローカル・バス１１５に結合されている。コンピュー
タ１０がデュアル・バス式のコンピュータの場合、その
２本のバスはＣＰυローカル・バス１０５およびシステ
ム・ローカル・バス１１５である。これらのバス１０５
およびｌ１５の各々には、アドレス・バス、データ・バ
スおよびコントロール・バスが含まれている。浮動小数
点演算の処理を容易にするために、数値演算共用プロセ
ッサ１８０がＣＰＵローカル・バス１０５に結合されて
いる。
先に述べたように、マイクロプロセッサ１００にはリセ
ット入力ＲＳＴが含まれている。マイクロプロセプサ１
００に更に含まれているクロック入力ＣＩＪ２には、マ
イクロプロセッサの内部的なクロック周波数の２倍（２
ｘ）のクロソク周波数が与えられる。このマイクロプロ
セッサ１００の内部的な周波数は１Ｘで表わされる。２
による除算（以下、半分周という）および位相訂正回路
１００Ａはマイクロプロセッサ１００内に含まれており
、マイクロプロセッサのＣＬＫ２入力に与えられたＣＬ
Ｋ ２すなわち２ｘクロック信号（例えば、５０Ｍｌｌ
ｚ ）は、半分の１Ｘ （例えば、２５ＭＩＩｚ）に分
周されて、マイクロプロセッサ１００の内部で使用され
るようにする。ＣＬＩ［ ２発生回路１８５は、ＣＬＫ
２信号を発生するために設けられている。このＣＩ，ｌ
：２発生回路１８５のＣＩＪ２出力に桔合されているも
のは、リセット・ロジック１９０、周波数を２分の１に
する半分周回路１９５、バス・コントロールおよびタイ
ミング回路１６０，キャッシュ・コントローラ１７５、
マイクロプロセッサ１００および共用プロセッサ１８０
であって、これらにクロック情報を与えるようにされて
いる。
ット入力ＲＳＴが含まれている。マイクロプロセプサ１
００に更に含まれているクロック入力ＣＩＪ２には、マ
イクロプロセッサの内部的なクロック周波数の２倍（２
ｘ）のクロソク周波数が与えられる。このマイクロプロ
セッサ１００の内部的な周波数は１Ｘで表わされる。２
による除算（以下、半分周という）および位相訂正回路
１００Ａはマイクロプロセッサ１００内に含まれており
、マイクロプロセッサのＣＬＫ２入力に与えられたＣＬ
Ｋ ２すなわち２ｘクロック信号（例えば、５０Ｍｌｌ
ｚ ）は、半分の１Ｘ （例えば、２５ＭＩＩｚ）に分
周されて、マイクロプロセッサ１００の内部で使用され
るようにする。ＣＬＩ［ ２発生回路１８５は、ＣＬＫ
２信号を発生するために設けられている。このＣＩ，ｌ
：２発生回路１８５のＣＩＪ２出力に桔合されているも
のは、リセット・ロジック１９０、周波数を２分の１に
する半分周回路１９５、バス・コントロールおよびタイ
ミング回路１６０，キャッシュ・コントローラ１７５、
マイクロプロセッサ１００および共用プロセッサ１８０
であって、これらにクロック情報を与えるようにされて
いる。
リセット・ロジック１９０のＲＳＴ出力に結合されてい
るものは、マイクロプロセッサのＲＳＴ入力、数値演算
共用プロセッサ１８０、キャッシュ・コントローラ１７
５およびバス・コントロールおよびタイミング回路１６
０であって、システムのリセットが所望されるときに、
このようなデバイスに対して適当なリセット・パルスを
与えるようにされている。第２図から認められることは
、半分周回路１９５ではＣＩＪ ２クロック信号を２で
除算（分周）して、Ｃｔ，Ｘで表わされる外部クロック
信号を生成させる。そして、このＣＬＸ信号はリセット
・ロシック１９０とバス・コントロールオヨヒタイミン
グ回路１６０とに与えられる。ここで注意されるべきこ
とは、半分周回路１９５のＣＩＪ出力において発生され
る外部クロック信号は、マイクロプロセッサ１００の内
部的な１Ｘクロック周波数と実質的に等しい周波数を呈
するということである。この理由のために、ＣＩＪ信号
は代替的に外部１Ｘクロック信号として参照される。
るものは、マイクロプロセッサのＲＳＴ入力、数値演算
共用プロセッサ１８０、キャッシュ・コントローラ１７
５およびバス・コントロールおよびタイミング回路１６
０であって、システムのリセットが所望されるときに、
このようなデバイスに対して適当なリセット・パルスを
与えるようにされている。第２図から認められることは
、半分周回路１９５ではＣＩＪ ２クロック信号を２で
除算（分周）して、Ｃｔ，Ｘで表わされる外部クロック
信号を生成させる。そして、このＣＬＸ信号はリセット
・ロシック１９０とバス・コントロールオヨヒタイミン
グ回路１６０とに与えられる。ここで注意されるべきこ
とは、半分周回路１９５のＣＩＪ出力において発生され
る外部クロック信号は、マイクロプロセッサ１００の内
部的な１Ｘクロック周波数と実質的に等しい周波数を呈
するということである。この理由のために、ＣＩＪ信号
は代替的に外部１Ｘクロック信号として参照される。
ここで、クロック動作に関する３８６マイクロプロセッ
サの動作について概観をしておく。前述のように、この
３８６マイクロブロセブサは２ｘ外部クロック入力から
動作するものである。かくして、２０ＭＨｚの３８６マ
イクロプロセッサは、そのＣＬ）［２入力において４Ｑ
ｉｌｌｌｚの外部クロック信号を必要とし、これに対し
て、２５ＭＨｚの３８６マイクロプロセッサは、そのＣ
Ｌκ２入力において５０）ｌＨｚの外部クロック信号を
必要とする。
サの動作について概観をしておく。前述のように、この
３８６マイクロブロセブサは２ｘ外部クロック入力から
動作するものである。かくして、２０ＭＨｚの３８６マ
イクロプロセッサは、そのＣＬ）［２入力において４Ｑ
ｉｌｌｌｚの外部クロック信号を必要とし、これに対し
て、２５ＭＨｚの３８６マイクロプロセッサは、そのＣ
Ｌκ２入力において５０）ｌＨｚの外部クロック信号を
必要とする。
内部的には、３８６マイクロプロセッサは、ＣＩＪ２入
力信号を２で除算することにより、それ自体の１Ｘクロ
ックを発生させる。この１Ｘ内部クロック信号は３８６
マイクロプロセッサの内部で使用されて、マイクロプロ
セッサの出力として現れる動作を含む、種々の内部的な
論理動作のタイミングを決定する。また、この１Ｘクロ
ツク信号は３８６マイクロプロセッサの内部で使用され
て、外部入力に対する適切なサンプリング時点の決定も
する。この １Ｘ内部クロック信号とＣＩ，Ｋ２クロッ
ク信号とのタイミングの関係は第３図に示されている。
力信号を２で除算することにより、それ自体の１Ｘクロ
ックを発生させる。この１Ｘ内部クロック信号は３８６
マイクロプロセッサの内部で使用されて、マイクロプロ
セッサの出力として現れる動作を含む、種々の内部的な
論理動作のタイミングを決定する。また、この１Ｘクロ
ツク信号は３８６マイクロプロセッサの内部で使用され
て、外部入力に対する適切なサンプリング時点の決定も
する。この １Ｘ内部クロック信号とＣＩ，Ｋ２クロッ
ク信号とのタイミングの関係は第３図に示されている。
この第３図において、１Ｘ内部クロック信号はその下部
に示されており、また、ＣＩＪ ２クロック信号はその
上部に示されている。この１Ｘクロックについてのタイ
ミングの関係は、Ｉｎｔｅｌによって、その８０３８６
／＼−ドウエア・マニュアルの中で著されている。１
Ｘ内部クロツク信号はＣＬκ２信号の適切な位相を決定
するために使用されるが、その理由は、３８６マイクロ
プロセッサのバス・サイクルを完了させるために、多く
のｅＬＫ ２位相を必要とするからである。
に示されており、また、ＣＩＪ ２クロック信号はその
上部に示されている。この１Ｘクロックについてのタイ
ミングの関係は、Ｉｎｔｅｌによって、その８０３８６
／＼−ドウエア・マニュアルの中で著されている。１
Ｘ内部クロツク信号はＣＬκ２信号の適切な位相を決定
するために使用されるが、その理由は、３８６マイクロ
プロセッサのバス・サイクルを完了させるために、多く
のｅＬＫ ２位相を必要とするからである。
３８６マイクロプロセソサを用いた代表的なコンピュー
タ・システムによれば、３８６マイクロプロセッサの外
部において、それ自体の１Ｘ外部クロツク信号を発生さ
せるが、その理由は、該３８６マイクロプロセッサから
の１Ｘ外部クロック出力がないためである。第２図にお
いて認められるように、この１Ｘ外部クロック信号は、
ＣＬＫ信号と同様に、コンピュータ１０において半分周
回路１９５のＣＬＫ出力から発生される。この１Ｘ外部
クロプク信号またはＣＬＫ信号は、３８６マイクロプロ
セッサの監視またはサンプリング、および、３８６マイ
クロプロセッサに対する所要の入力のコントロールのた
めに、外部ロジックにおいて使用される。
タ・システムによれば、３８６マイクロプロセッサの外
部において、それ自体の１Ｘ外部クロツク信号を発生さ
せるが、その理由は、該３８６マイクロプロセッサから
の１Ｘ外部クロック出力がないためである。第２図にお
いて認められるように、この１Ｘ外部クロック信号は、
ＣＬＫ信号と同様に、コンピュータ１０において半分周
回路１９５のＣＬＫ出力から発生される。この１Ｘ外部
クロプク信号またはＣＬＫ信号は、３８６マイクロプロ
セッサの監視またはサンプリング、および、３８６マイ
クロプロセッサに対する所要の入力のコントロールのた
めに、外部ロジックにおいて使用される。
２個の分離して発生される １Ｘクロ・ノク、即ち、１
Ｘ内部クロ・ｙクおよび１Ｘ外部クロック（半分周回路
１９５におけるＣＩＪ ）は、マイクロプロセッサ１０
０のパワー・アップの間に、それらの同期化を達成させ
るための何らかの手段が設けられない限り、望ましくは
ないけれども、それらの位相が異なっていることがある
。この必要とされる同期化の動作は、典型的には、マイ
クロプロセッサ１００のリセット入力に対して与えられ
るＲＳＴ信号の発生によってもたらされる。外部ロジ．
，ク、即ちリセット・ロジック１９０は、外部的に発生
される１Ｘクロックに基づいてリセット信号ＲＳＴの活
動エッジをトリガする。即ち、このリセット信号の活動
エッジと外部的に発生される ！Ｘクロ．２ク信号との
間には、既知の固定的な関係がある。
Ｘ内部クロ・ｙクおよび１Ｘ外部クロック（半分周回路
１９５におけるＣＩＪ ）は、マイクロプロセッサ１０
０のパワー・アップの間に、それらの同期化を達成させ
るための何らかの手段が設けられない限り、望ましくは
ないけれども、それらの位相が異なっていることがある
。この必要とされる同期化の動作は、典型的には、マイ
クロプロセッサ１００のリセット入力に対して与えられ
るＲＳＴ信号の発生によってもたらされる。外部ロジ．
，ク、即ちリセット・ロジック１９０は、外部的に発生
される１Ｘクロックに基づいてリセット信号ＲＳＴの活
動エッジをトリガする。即ち、このリセット信号の活動
エッジと外部的に発生される ！Ｘクロ．２ク信号との
間には、既知の固定的な関係がある。
この リセット信号は、ＣＬＫ ２の各立ち上がりで、
３８６マイクロプロセッサによってサンプリングされる
。その結果としてのサンプリング情報は、半分周および
位相訂正回路】００Ａにより用いられ、所望により該内
部的な１Ｘクロックの位相を変化するようにされて、当
該内部的な１Ｘクロックが外部的な１Ｘクロックと同期
するようにされる。
３８６マイクロプロセッサによってサンプリングされる
。その結果としてのサンプリング情報は、半分周および
位相訂正回路】００Ａにより用いられ、所望により該内
部的な１Ｘクロックの位相を変化するようにされて、当
該内部的な１Ｘクロックが外部的な１Ｘクロックと同期
するようにされる。
（秋下々白）
コンピュータ・ユーザが、あるタイプのコンピュータ１
０におけるプロセッサのグレード・ア．ｙプを図れるよ
うに、ドータ・カード（図示されない）が提供されるけ
れども、これに含まれているものは、マイクロプロセッ
サ１００、共用ブロセ．ノサ１８０，キャッシュ・コン
トローラ１７５、キャノシュ１７０および関連のリセッ
ト回路である。この′ドータ・カードは、プロセッサ複
合体とも呼ばれる．，該ドータ・カードは、第２図に示
されているコンピュータｌＯの残りの構成部品およびデ
バイスを含むブレーナ・ボードないしマザーボードにプ
ラグ・インされる。この態様において、コンピュータ１
０について当初に提供されたものとは異なるマイクロプ
ロセッサ構成を含んでいるドータ・カードがブレーナ・
ボードにプラグ・インされて、コンピュータの実行能力
を向上させることができる。このようなドータ・カード
配列を用いるコンピュータの一例としては、ＩＢＭノ＜
一ソナル・システム／２モデル７０Ａ２１コンビ．−夕
を挙げることができる。
０におけるプロセッサのグレード・ア．ｙプを図れるよ
うに、ドータ・カード（図示されない）が提供されるけ
れども、これに含まれているものは、マイクロプロセッ
サ１００、共用ブロセ．ノサ１８０，キャッシュ・コン
トローラ１７５、キャノシュ１７０および関連のリセッ
ト回路である。この′ドータ・カードは、プロセッサ複
合体とも呼ばれる．，該ドータ・カードは、第２図に示
されているコンピュータｌＯの残りの構成部品およびデ
バイスを含むブレーナ・ボードないしマザーボードにプ
ラグ・インされる。この態様において、コンピュータ１
０について当初に提供されたものとは異なるマイクロプ
ロセッサ構成を含んでいるドータ・カードがブレーナ・
ボードにプラグ・インされて、コンピュータの実行能力
を向上させることができる。このようなドータ・カード
配列を用いるコンピュータの一例としては、ＩＢＭノ＜
一ソナル・システム／２モデル７０Ａ２１コンビ．−夕
を挙げることができる。
マイクロプロセッサに関する技術は、上述された３８６
に基づくコンピュータ１０のレベルを超え゜Ｃ進歩して
いる。より詳細にいえば、インテル社が最近導入したｉ
４８６マイクロプロセッサにおいては、マイクロプロセ
ッサ、共用プロセッサ、キャッシュ・メモリおよび半ャ
ッシ一・コントローラが単一のチップに組み込まれてい
て、プロセッサの実行能力に関する重要な利点が提供さ
れている。
に基づくコンピュータ１０のレベルを超え゜Ｃ進歩して
いる。より詳細にいえば、インテル社が最近導入したｉ
４８６マイクロプロセッサにおいては、マイクロプロセ
ッサ、共用プロセッサ、キャッシュ・メモリおよび半ャ
ッシ一・コントローラが単一のチップに組み込まれてい
て、プロセッサの実行能力に関する重要な利点が提供さ
れている。
［発明が解決しようとする課題］
不都合なことに、コンピュータ１０のような実７Ｅのコ
ンピュータに対して ｉ４８６マイクロブロセブサを装
備させようとするときには、多くの困難に遭遇するもの
である。ここで想起されることは、コンピュータ１０に
は２ｘ外部クロｌク（ ＣＩ、Ｋ２ ）が含まれており
、該コンピュータ１０の３８６マイクロプロセッサには
２ｘクロック信号が加わるＣＩＪ ２ビンが含まれてい
るということである。この３８６マイクロプロセッサに
更に含まれているものは、 １Ｘ内部クロックを生成さ
せるための、半分周回路である。これに対して、＋４８
６マイクロプロセッサによれば、３８６マイクロプロセ
ッサとは異なり、マイクロプロセッサのリセット・ビン
を介する同様な内部クロック位相設定アプローチをする
ことはなくで、このｉ４８６マイクロプロセッサにおい
ては簡単な１Ｘクロック・ピンが用いられている。これ
の意味することは、２５ＭＨｚのｉ４８６マイクロプロ
セッサは２５ＭＨｚのクロック入力から動作されるとい
うことである。３８６マイクロプロセッサと更に対照的
なことは、 ｉ４８６マイクロプロセッサにおいては、
２ｘ内部クロ７クを発生させるために、内部的な周波数
逓信回路が用いられるということである。
ンピュータに対して ｉ４８６マイクロブロセブサを装
備させようとするときには、多くの困難に遭遇するもの
である。ここで想起されることは、コンピュータ１０に
は２ｘ外部クロｌク（ ＣＩ、Ｋ２ ）が含まれており
、該コンピュータ１０の３８６マイクロプロセッサには
２ｘクロック信号が加わるＣＩＪ ２ビンが含まれてい
るということである。この３８６マイクロプロセッサに
更に含まれているものは、 １Ｘ内部クロックを生成さ
せるための、半分周回路である。これに対して、＋４８
６マイクロプロセッサによれば、３８６マイクロプロセ
ッサとは異なり、マイクロプロセッサのリセット・ビン
を介する同様な内部クロック位相設定アプローチをする
ことはなくで、このｉ４８６マイクロプロセッサにおい
ては簡単な１Ｘクロック・ピンが用いられている。これ
の意味することは、２５ＭＨｚのｉ４８６マイクロプロ
セッサは２５ＭＨｚのクロック入力から動作されるとい
うことである。３８６マイクロプロセッサと更に対照的
なことは、 ｉ４８６マイクロプロセッサにおいては、
２ｘ内部クロ７クを発生させるために、内部的な周波数
逓信回路が用いられるということである。
このような配置のため、ｉ４８６マイクロプロセッサに
おいては、適切なＣＩＪの位相設定がｉ４８６に対する
１倍（ １Ｘ ） ＣＬＫビン入力で行われているもの
とされる。かくして、このｉ４８６マイクロプロセッサ
においては、クロック位相の訂正を達威させるために、
そのリセット入力をサンプリングすることはない。３８
６マイクロプロセッサとｉ４８６マイクロプロセッサと
の間の、リセット／クロック位相設定におけるこの差異
のために、プロセッサを３８６マイクロプロセッサから
ｉ４８６マイクロプロセブサにグレードアップさせよう
とする場合に、コンピュータ１０または別のコンピュー
タにおける残りの回路についての変更が最小であること
が所望されるときには、クロックの同期化での困難性が
生じることになる。
おいては、適切なＣＩＪの位相設定がｉ４８６に対する
１倍（ １Ｘ ） ＣＬＫビン入力で行われているもの
とされる。かくして、このｉ４８６マイクロプロセッサ
においては、クロック位相の訂正を達威させるために、
そのリセット入力をサンプリングすることはない。３８
６マイクロプロセッサとｉ４８６マイクロプロセッサと
の間の、リセット／クロック位相設定におけるこの差異
のために、プロセッサを３８６マイクロプロセッサから
ｉ４８６マイクロプロセブサにグレードアップさせよう
とする場合に、コンピュータ１０または別のコンピュー
タにおける残りの回路についての変更が最小であること
が所望されるときには、クロックの同期化での困難性が
生じることになる。
従って、この発明の目的は、高性能マイクロプロセッサ
に基づくコンピュータのためのリセット回絡を提供する
ことにある。
に基づくコンピュータのためのリセット回絡を提供する
ことにある。
この発明の別の目的は、３８６マイクロプロセッサが当
初に用いられたコンピュータにおいて、ｉ４８６マイク
ロプロセッサの動作が許容されるようなリセット回路を
提供することにある。
初に用いられたコンピュータにおいて、ｉ４８６マイク
ロプロセッサの動作が許容されるようなリセット回路を
提供することにある。
この発明の別の目的は、ｉ４８６マイクロプロセッサに
適合させるようにグレードアップまたは再設計をすると
きに、３８６マイクロプロセッサに基づくコンピュータ
における回路の変更を最小に留めるようなリセット回路
を提供することにある。
適合させるようにグレードアップまたは再設計をすると
きに、３８６マイクロプロセッサに基づくコンピュータ
における回路の変更を最小に留めるようなリセット回路
を提供することにある。
し課題を解決するための手段１
この発明によれば、マイクロプロセッサを含んでなるコ
ンピュータ・システムが提供されるが、ここでのマイク
ロプロセッサはリセット入力を装備するものであり、更
に、クロック信号が加えられるクロック入力を装備する
ものである。該コンピュータ・システムに含まれている
マイクロプロセッサのリセット回路は、マイクロプロセ
ッサのリセット信号を発生させることができるものであ
る。該マイクロプロセッサのリセット回路に含まれてい
る位相エラー検出器は、クロック信号とリセット信号と
の間の位相エラーを検出するためのものである。該リセ
ット回路に更に含まれている位相エラー訂正手段は、位
相エラー検出手段に結合されていて、位相エラーが検出
されたときに、このような位相エラーを実質的に最小に
するために、該クロック信号の位相を調節するためのも
のである。該リセット回路にはリセット信号再生手段も
含まれているが、これは、クロック信号の位相が調節さ
れたときに、マイクロプロセッサのリセ，ト入力に対し
て新たなリセ，ト入力を加えるためのものである。
ンピュータ・システムが提供されるが、ここでのマイク
ロプロセッサはリセット入力を装備するものであり、更
に、クロック信号が加えられるクロック入力を装備する
ものである。該コンピュータ・システムに含まれている
マイクロプロセッサのリセット回路は、マイクロプロセ
ッサのリセット信号を発生させることができるものであ
る。該マイクロプロセッサのリセット回路に含まれてい
る位相エラー検出器は、クロック信号とリセット信号と
の間の位相エラーを検出するためのものである。該リセ
ット回路に更に含まれている位相エラー訂正手段は、位
相エラー検出手段に結合されていて、位相エラーが検出
されたときに、このような位相エラーを実質的に最小に
するために、該クロック信号の位相を調節するためのも
のである。該リセット回路にはリセット信号再生手段も
含まれているが、これは、クロック信号の位相が調節さ
れたときに、マイクロプロセッサのリセ，ト入力に対し
て新たなリセ，ト入力を加えるためのものである。
「実施例］
第１図は、この発明によるコンピュータ・システム２０
０を示すブロノク図である。このコンピュータ・システ
ム２００は、この第１図に示されている修正および以降
の説明を除いて、前記第２図におけるコンピュータ・シ
ステム１０と共通の要素を備えている。第１図および第
２図における同様な要素を指示するために同様な数字が
用いられている。
０を示すブロノク図である。このコンピュータ・システ
ム２００は、この第１図に示されている修正および以降
の説明を除いて、前記第２図におけるコンピュータ・シ
ステム１０と共通の要素を備えている。第１図および第
２図における同様な要素を指示するために同様な数字が
用いられている。
この発明の好適な実施例においては、コンピュータ・シ
ステム２００に含まれている、マイクロブロセッづ２０
５として指示される１４８６マイクロプロセッサには、
第１図に示されているように、Ｃ Ｐ Ｕ Ｃ Ｌ Ｋ
として指示される １Ｘクロック入力、および、１１Ｐ
ｌ’ｌＳＴとして指示されるリセット入力が備えられて
いる。マイクロブロセメサ２０５の内部クロプク周波数
は１Ｘに等しいものとして規定されており、また、ＣＰ
ＵＣＬＫ入力に加わるクロック信号の周波数も１Ｘであ
る。マイクロプロセッサ２０５は、図示されているよう
に、ｃＰＵローカル・バス１０５に結合されている。Ｃ
ＬＫ ２クロック信号発生回路１８５のｃｔ．ｏ ＩＢ
力は、゛４毛分周・位相訂正回路２１０を介して、マイ
クロプロセッサ２０５のＣＰＵＣＩＪクロツク入力に結
合されている。
ステム２００に含まれている、マイクロブロセッづ２０
５として指示される１４８６マイクロプロセッサには、
第１図に示されているように、Ｃ Ｐ Ｕ Ｃ Ｌ Ｋ
として指示される １Ｘクロック入力、および、１１Ｐ
ｌ’ｌＳＴとして指示されるリセット入力が備えられて
いる。マイクロブロセメサ２０５の内部クロプク周波数
は１Ｘに等しいものとして規定されており、また、ＣＰ
ＵＣＬＫ入力に加わるクロック信号の周波数も１Ｘであ
る。マイクロプロセッサ２０５は、図示されているよう
に、ｃＰＵローカル・バス１０５に結合されている。Ｃ
ＬＫ ２クロック信号発生回路１８５のｃｔ．ｏ ＩＢ
力は、゛４毛分周・位相訂正回路２１０を介して、マイ
クロプロセッサ２０５のＣＰＵＣＩＪクロツク入力に結
合されている。
また、ＣＬ）［２発生回路１８５のＣＬＫ ２出力は、
遅延回路２１２を介して、位相検査回路２１５の入力に
おけるタイム・ベース入力すなわちクロック入力（ＤＣ
Ｌκ２、ＣＩ、Ｋ２Ｃ ）にも結合されている。この態
様において、ＣＩ，［２クロック信号の時間遅延による
変形としてのＤＣＬＫ２信号は、遅延回路２ｌ２のＤＣ
ＬＫ２出力において生成されて、位相検査回路２１５に
対するタイム・ベースとして与えられる。遅延回路２１
２のＤＣＩＪ２出力は、リセット・ロジック回路１９０
のタイム・ベース入力にも結合されていて、同様に遅延
されたクロック動作情報またはタイム・ベース信号ＤＣ
ＩＪ ２が、位相検査回路２１５およびリセット・ロジ
ック１９０に加えられる。
遅延回路２１２を介して、位相検査回路２１５の入力に
おけるタイム・ベース入力すなわちクロック入力（ＤＣ
Ｌκ２、ＣＩ、Ｋ２Ｃ ）にも結合されている。この態
様において、ＣＩ，［２クロック信号の時間遅延による
変形としてのＤＣＬＫ２信号は、遅延回路２ｌ２のＤＣ
ＬＫ２出力において生成されて、位相検査回路２１５に
対するタイム・ベースとして与えられる。遅延回路２１
２のＤＣＩＪ２出力は、リセット・ロジック回路１９０
のタイム・ベース入力にも結合されていて、同様に遅延
されたクロック動作情報またはタイム・ベース信号ＤＣ
ＩＪ ２が、位相検査回路２１５およびリセット・ロジ
ック１９０に加えられる。
位相検査回路２１５には位相入力２１５Ａおよび２１５
Ｂが含まれており、また、ＰＩＩＥＲＲとして示される
位相エラー出力も含まれている。この出力で発生される
位相エラー信号ＰＨＥＲＲは位相入力２１５Ａおよび２
１５Ｂに印加される信号間の位相エラーを表す。半分周
・位相訂正回路２１０のＣ Ｉ）Ｕ Ｃ Ｉ，Ｋ出力は
、遅延回路２１７を介して、位相検査回路２１５の位相
入力２１５Ａに結合ざれて、遅延回路２１７の出力にお
いて生成されたＣＰｔｌＣＩ、Ｋ信号の遅延された変形
（ ＤＣＬＸ ’）が位相入力２１５Ａに加わるように
される。
Ｂが含まれており、また、ＰＩＩＥＲＲとして示される
位相エラー出力も含まれている。この出力で発生される
位相エラー信号ＰＨＥＲＲは位相入力２１５Ａおよび２
１５Ｂに印加される信号間の位相エラーを表す。半分周
・位相訂正回路２１０のＣ Ｉ）Ｕ Ｃ Ｉ，Ｋ出力は
、遅延回路２１７を介して、位相検査回路２１５の位相
入力２１５Ａに結合ざれて、遅延回路２１７の出力にお
いて生成されたＣＰｔｌＣＩ、Ｋ信号の遅延された変形
（ ＤＣＬＸ ’）が位相入力２１５Ａに加わるように
される。
リセット・ロジック回路１９０のリセット出力ＲＳＴは
、位相検査回路２１５の残りの位相入力２１５Ｂに結合
されて、これに対するリセット・パルス位相情報を与え
るようにされる。このような態様でＤＣＬＸ信号および
ＲＳＴ信号を位相入力２１５Ａおよび２１５Ｂに与える
ことにより、位相検査回路２１５において、遅延された
ＣＰＬＩＣＬＫ信号（ ＤＣＬＫ ）の位相をＲＳＴ信
号の絶対位相と比較することが許容される， ＤＣＩＪ
信号とＲＳＴ信号との間の位相エラーが位相検査回路２
１５によって検出されたときには、この位相検査回路２
１５のＰ Ｈ Ｅ １１ Ｒ出力から位相エラー信号Ｐ
ＨＥＲＲが発生される。この位相エラーで指示されるこ
とは、ＣＰＵＣＬＸ信号（ ＤＣＩＪ テ表される）と
分周器１９５によって生成されるＣＬＫ信号との間に不
所望の位相関係があるということである。位相検査回路
２１５のＰＩＩＥＲＲ出力は、半分周・位相訂正回路２
１０に加えられる。このＰＨＥＲＲ信号は、後述される
リセット再生回路２２０のＰＨＥｌ？Ｒ入力にも加えら
れる。
、位相検査回路２１５の残りの位相入力２１５Ｂに結合
されて、これに対するリセット・パルス位相情報を与え
るようにされる。このような態様でＤＣＬＸ信号および
ＲＳＴ信号を位相入力２１５Ａおよび２１５Ｂに与える
ことにより、位相検査回路２１５において、遅延された
ＣＰＬＩＣＬＫ信号（ ＤＣＬＫ ）の位相をＲＳＴ信
号の絶対位相と比較することが許容される， ＤＣＩＪ
信号とＲＳＴ信号との間の位相エラーが位相検査回路２
１５によって検出されたときには、この位相検査回路２
１５のＰ Ｈ Ｅ １１ Ｒ出力から位相エラー信号Ｐ
ＨＥＲＲが発生される。この位相エラーで指示されるこ
とは、ＣＰＵＣＬＸ信号（ ＤＣＩＪ テ表される）と
分周器１９５によって生成されるＣＬＫ信号との間に不
所望の位相関係があるということである。位相検査回路
２１５のＰＩＩＥＲＲ出力は、半分周・位相訂正回路２
１０に加えられる。このＰＨＥＲＲ信号は、後述される
リセット再生回路２２０のＰＨＥｌ？Ｒ入力にも加えら
れる。
位相検査回路２１５はＲＳＴ信号に関してＣＩ’ｔｌＣ
Ｉ．Ｘ信号（ ＤＣＩＪで表される）の位相を検査して
いるけれども、分周器１９５の出力において発生される
外部クロック信号ＣＬｌ［の位相に関して、ＣＰＵＣＩ
Ｊ信号（マイクロプロセッサの内部クロツク）の位相を
有効に検査する。これは、リセ，ト・ロジック１９０が
３８６マイクロプロセッサと両立する従来のタイミング
規約に従うことから、リセ，ト・ロジック１９０によっ
て発生されるＲＳＴ信号の立下がりエッジには外部クロ
ソク信号ＣＬＫに関するクロック情報が含まれているた
めである。
Ｉ．Ｘ信号（ ＤＣＩＪで表される）の位相を検査して
いるけれども、分周器１９５の出力において発生される
外部クロック信号ＣＬｌ［の位相に関して、ＣＰＵＣＩ
Ｊ信号（マイクロプロセッサの内部クロツク）の位相を
有効に検査する。これは、リセ，ト・ロジック１９０が
３８６マイクロプロセッサと両立する従来のタイミング
規約に従うことから、リセ，ト・ロジック１９０によっ
て発生されるＲＳＴ信号の立下がりエッジには外部クロ
ソク信号ＣＬＫに関するクロック情報が含まれているた
めである。
マイクロプロセッサ２０５のパワー・アップの間等にお
いて、遅延されたＣＰＵＣＩＪ信号（ ＤＣＬＫ ）と
ＲＳＴ信号との間に位相エラーが存在することが、位相
検査回路２１５によって決定されたときには、ＰＩＩＥ
ＲＲ ｔａ号が発生されて、半分周・位相訂正回路２１
０の駆動がなされ、該遅延されたＣＰＵＣＩＪ信号（
ＤＣＬＫ ）がＲＳＴ信号の位相に合致するようにされ
る。このようにして、ＣＰＵＣＩＪ信号の位相の調節お
よび訂正がなされる。しかしながら、このような位相の
調節は、ｉ４８６マイクロプロセッサにおけるｔ＋ａな
るクロック安定の仕様に違反している。このような仕様
違反が生起すると、リセット再生回路２２０により、新
たなリセット信号パルス（ ＮＥＩＲＳＴ ）の再生ま
たは生成がなされる。そして、この信号はマイクロプロ
セッサ２０５のＭＰＲＳＴ入力に加えられて、このマイ
クロプロセッサ２０５をリセットさせる。第１図におい
て認められるように、リセット・ロジック１９ＯのＲＳ
Ｔ出力は、リセット再生回路２２０のリセット入力に結
合されて、これに対するリセット信号を与えるようにさ
れる。リセット再生回路２２０に含まれているＲＣＬＫ
出力はタイミング要素２２５の入力に結合されるが、こ
のタイミング要素２２５に含まれているＲＣｌｉ丁６出
力は、後述されるように、リセット再生回路２２０に結
合される。位相検査回路２１５のＰ｝！ＥＲＲ出力は、
リセット再生回路２２０のＰＩＩＩＥＲＲ入力に結合さ
れて、リセ，，ト信号の再生が必要とされる時点につい
て、該リセット再生回路２２０に情報を与える。このよ
うな態様において、リセット再生回路２２０は、ＮＥＷ
ＲＳＴパルスの発生が必要とされる時点についての情報
を受け入れる。ここで望ましいこととｌ２て注意される
ことは、このＮＥｆＲＳＴバルスをマイクロプロセッサ
２０５のリセット入力に加えた結果として、このマイク
ロプロセツサ２０５が既知の状態に戻るということであ
る。
いて、遅延されたＣＰＵＣＩＪ信号（ ＤＣＬＫ ）と
ＲＳＴ信号との間に位相エラーが存在することが、位相
検査回路２１５によって決定されたときには、ＰＩＩＥ
ＲＲ ｔａ号が発生されて、半分周・位相訂正回路２１
０の駆動がなされ、該遅延されたＣＰＵＣＩＪ信号（
ＤＣＬＫ ）がＲＳＴ信号の位相に合致するようにされ
る。このようにして、ＣＰＵＣＩＪ信号の位相の調節お
よび訂正がなされる。しかしながら、このような位相の
調節は、ｉ４８６マイクロプロセッサにおけるｔ＋ａな
るクロック安定の仕様に違反している。このような仕様
違反が生起すると、リセット再生回路２２０により、新
たなリセット信号パルス（ ＮＥＩＲＳＴ ）の再生ま
たは生成がなされる。そして、この信号はマイクロプロ
セッサ２０５のＭＰＲＳＴ入力に加えられて、このマイ
クロプロセッサ２０５をリセットさせる。第１図におい
て認められるように、リセット・ロジック１９ＯのＲＳ
Ｔ出力は、リセット再生回路２２０のリセット入力に結
合されて、これに対するリセット信号を与えるようにさ
れる。リセット再生回路２２０に含まれているＲＣＬＫ
出力はタイミング要素２２５の入力に結合されるが、こ
のタイミング要素２２５に含まれているＲＣｌｉ丁６出
力は、後述されるように、リセット再生回路２２０に結
合される。位相検査回路２１５のＰ｝！ＥＲＲ出力は、
リセット再生回路２２０のＰＩＩＩＥＲＲ入力に結合さ
れて、リセ，，ト信号の再生が必要とされる時点につい
て、該リセット再生回路２２０に情報を与える。このよ
うな態様において、リセット再生回路２２０は、ＮＥＷ
ＲＳＴパルスの発生が必要とされる時点についての情報
を受け入れる。ここで望ましいこととｌ２て注意される
ことは、このＮＥｆＲＳＴバルスをマイクロプロセッサ
２０５のリセット入力に加えた結果として、このマイク
ロプロセツサ２０５が既知の状態に戻るということであ
る。
第４図は、マイクロプロセッサに基づくコンピュータ・
システム２００のリセット回路部分を示す、より詳細な
ブロック図である。第４図および第１図の対比をするこ
とで注意されることは、後続して説明されるように、ま
たは、第４図において符号を付して示されるように、幾
つかの信号、入力および出力に対して改めて名称が付さ
れ、または、代替的な名称が与えられていることである
。これがなされたのは、後から詳細に説明されるような
、プログラマブル・アレイ・ロジック（即ち， ＰＡＬ
）形式１こおいてリセット回路部分の実施を容易にす
るためである。（ ＦＡＩ，はモノリシック・メモリ社
（Ｍｏｎｏｌｉｔｈｉｃ Ｍｅ＋ｓｏｒｉｅｓ， Ｉ
ｎｃ．）の商標である。）第４図のカプコ内で示されて
いる信号は、種々のブロソク内で発生されて、内部的に
使用されるものである。
システム２００のリセット回路部分を示す、より詳細な
ブロック図である。第４図および第１図の対比をするこ
とで注意されることは、後続して説明されるように、ま
たは、第４図において符号を付して示されるように、幾
つかの信号、入力および出力に対して改めて名称が付さ
れ、または、代替的な名称が与えられていることである
。これがなされたのは、後から詳細に説明されるような
、プログラマブル・アレイ・ロジック（即ち， ＰＡＬ
）形式１こおいてリセット回路部分の実施を容易にす
るためである。（ ＦＡＩ，はモノリシック・メモリ社
（Ｍｏｎｏｌｉｔｈｉｃ Ｍｅ＋ｓｏｒｉｅｓ， Ｉ
ｎｃ．）の商標である。）第４図のカプコ内で示されて
いる信号は、種々のブロソク内で発生されて、内部的に
使用されるものである。
第４図のリセット回路部分において用いられる信号は、
後から検討される相違点を除いて、第１図のリセット回
路部分における信号と同じである。
後から検討される相違点を除いて、第１図のリセット回
路部分における信号と同じである。
ＣＬＫ２クロック信号発生器１８５の出力において発生
されるＣＬ［ ２信号はＣＬＫ２ＡＬＳＯとしても参照
される。遅延要素２１２の出力において生或されるＤＣ
ＬＫ ２信号は、代替的に、ＣＬＫ２Ａ， ＣＩＪ２Ｂ
およびＣＬＫ２Ｃとして指定される。半分周・位相訂正
回路２１０の出力において生成されるＣＰＵＣＩＪ信号
はＣＬＫおよびＣＬＫＸとしても参照される。リセット
・ロジック１９０によって発生されるＲＳＴ信号は、第
４図のリセット回路においてより詳細に示されており、
ＣＰＵリセット信号ＣＰＵＲＳＴを含むようにされてい
るが、これはリセット再生回路２２０に加−えられてい
る。また、キャッシュ・リセット信号ＣＡＣ｝ＩＥＲＳ
Ｔを更に含むようにされているが、これはリセット再生
回路２２０および｛１′Ｚ相検査回路２１５に加えられ
ている。
されるＣＬ［ ２信号はＣＬＫ２ＡＬＳＯとしても参照
される。遅延要素２１２の出力において生或されるＤＣ
ＬＫ ２信号は、代替的に、ＣＬＫ２Ａ， ＣＩＪ２Ｂ
およびＣＬＫ２Ｃとして指定される。半分周・位相訂正
回路２１０の出力において生成されるＣＰＵＣＩＪ信号
はＣＬＫおよびＣＬＫＸとしても参照される。リセット
・ロジック１９０によって発生されるＲＳＴ信号は、第
４図のリセット回路においてより詳細に示されており、
ＣＰＵリセット信号ＣＰＵＲＳＴを含むようにされてい
るが、これはリセット再生回路２２０に加−えられてい
る。また、キャッシュ・リセット信号ＣＡＣ｝ＩＥＲＳ
Ｔを更に含むようにされているが、これはリセット再生
回路２２０および｛１′Ｚ相検査回路２１５に加えられ
ている。
位相エラー信号ＰＨＦ，ＲＲの遅延された変形としての
ＤＰＨＥＲＲは、力ｌコ内に示されているように、半分
周・位相訂正回路２１０の内部で発生される。
ＤＰＨＥＲＲは、力ｌコ内に示されているように、半分
周・位相訂正回路２１０の内部で発生される。
ＣＨＳＴＳＹＩＩＣ信号は位相検査回路２１５で内部的
に発生されて、タイミング要素２２５に加えられる。
に発生されて、タイミング要素２２５に加えられる。
このＣＲＳＴＳＹＮＣは、リセット・ロジノク１９０で
発生されたＣＡＲＳＴ信号の遅延され、反転された変形
である。
発生されたＣＡＲＳＴ信号の遅延され、反転された変形
である。
この発明の一実施例において、タイミング要素２２５は
、テキサス・インスツルメント社（ＴｅｘａｓＩｎｓｔ
ｒｕｍｅｎｔｓ， Ｉｎｃ．）の製造に係る７４ＬＳ５
９０カウンタである。このタイミング要素は、ＮＥｆＲ
ＳＴパルスに必要とされるパルス幅を決定するために用
いられるものであるが、このようなパルス幅は約１ミリ
秒である。
、テキサス・インスツルメント社（ＴｅｘａｓＩｎｓｔ
ｒｕｍｅｎｔｓ， Ｉｎｃ．）の製造に係る７４ＬＳ５
９０カウンタである。このタイミング要素は、ＮＥｆＲ
ＳＴパルスに必要とされるパルス幅を決定するために用
いられるものであるが、このようなパルス幅は約１ミリ
秒である。
第４図において認められるように、入力信号ＢＨＯＬＤ
がリセット再生回路２２０に加えられる。
がリセット再生回路２２０に加えられる。
Ｂ ！Ｉ Ｏ Ｌ Ｄはアクセス可能なタイミング信号
として使用されるものであるが、そのパルス周期は約１
５．６マイクロ秒であって、タイミング要素２２５であ
るカウンタに対するクロプク・パルスを発生させるため
に使用される。後述されるように、ＲＣＬＫはＢＩＩＯ
ＬＤから導出されて、タイミング要素２２５に対して与
えられる。
として使用されるものであるが、そのパルス周期は約１
５．６マイクロ秒であって、タイミング要素２２５であ
るカウンタに対するクロプク・パルスを発生させるため
に使用される。後述されるように、ＲＣＬＫはＢＩＩＯ
ＬＤから導出されて、タイミング要素２２５に対して与
えられる。
半分周・位相訂正回路２１０、遅延回路２１７および遅
延回路２１２は、以下のＰＡＬ入力、出力および論理式
に従って特定されるような、第１のＦＡＩ、デバイスに
おいて好都合に組み立てられている。後続の論理式にお
いて、次の諸記号は以下に指定されるような意味を有し
ている。
延回路２１２は、以下のＰＡＬ入力、出力および論理式
に従って特定されるような、第１のＦＡＩ、デバイスに
おいて好都合に組み立てられている。後続の論理式にお
いて、次の諸記号は以下に指定されるような意味を有し
ている。
記号
／
＆
＋
藍な
否定
登録項、・・に等しい
組み合わせ項、・・に等しい
論理ＡＮＤ
論理ＯＲ
第ｌのＰＡＬデバイスは、以下の入力ビンを呈示するよ
うに規定される。
うに規定される。
入力ビン
ＣＬ）［２
ＣＬＸＡＬＳＯ
Ｐ Ｈ Ｅ Ｒ １１
コメント
５０ Ｍｌｌｚ 丁Ｔｌ， オゾレータ５０
Ｍｌｌｚ ＴＴＩ、オシレータ位相エラー 第１の ＰＡＬデバイスは、 以下の出力ビンを呈示 するように規定される。
Ｍｌｌｚ ＴＴＩ、オシレータ位相エラー 第１の ＰＡＬデバイスは、 以下の出力ビンを呈示 するように規定される。
出力ビン
ＣＬＫ２＾
ＤＣＬＫ
ＣＩＪ
ＤＰＩＩＥＲＲ
ＣＩＪＸ
ＣＬＸ２Ｃ
Ｃｌ，Ｋ２Ｂ
コメント
５０ ＭＨｚ のバｙ７ｙさａた Ｃ１、Ｋ２遅延
された ２５ Ｍｌｌｚ ｌａｔケｉ４８６、ＰＡ
Ｌ への ２５ ＭＨｚ ｆＵｙク位相エラー・
パルス ｉ４８６、ＰＡＬ への ２５ ＭＨｚ ｌｎｙ
ク５０ Ｍｌｌｚ のバ１フＴさａた ＣＩＪ２５
０ Ｍｌｌｚ のバｔＩＴさｈた ＣＩＪ２以下の
論理式により、第ｌのＦＡＩ、デバイス内での論理的な
実施が記述される。
された ２５ Ｍｌｌｚ ｌａｔケｉ４８６、ＰＡ
Ｌ への ２５ ＭＨｚ ｆＵｙク位相エラー・
パルス ｉ４８６、ＰＡＬ への ２５ ＭＨｚ ｌｎｙ
ク５０ Ｍｌｌｚ のバ１フＴさａた ＣＩＪ２５
０ Ｍｌｌｚ のバｔＩＴさｈた ＣＩＪ２以下の
論理式により、第ｌのＦＡＩ、デバイス内での論理的な
実施が記述される。
ＣＬＫ２Ａ ＝ ＣＩＪ２ＡＬＳＯ
ＣＬＫ２Ｂ ＝ ＣＬＫ２ＡＬＳＯ
ＣＬＸ２Ｃ ＝ ＣＬｌ［２ＡＩ，ＳＯ／ＣＩＪ ：＝
（ＣＩＪ ＆ ＰＩＩＨＲＲ）＋ （ＣＩＪ ＆ ／
ＰＨｌ’ＪＲ ＆ ／ＤＰＨＥＲＲ）／ＣｔＪＸ ：＝
（ＣＩＪ ＆ ＰＩＩＨｌ？Ｒ）＋ （ＣＬＫ ＆
／ＰＨＥＲＲ ＆ ／ＤＰＨＥＲＲ）／ＤＰＩＩＥＲＲ
：＝ （／ＰＨＥＲＲ ＆ ＣＩＪ）＋ （／ＤＰＩ
ＩＥＲＲ ＆ ／ＣＬＫ＞ＤＣＬＫ ＝ ＣＬＫ 位相検査同路２１５およびリセット再生回路２２０は、
下記のＰＡＬ入力、出力および論理式によって特定され
るように、第２のＰＡＬデバイスにおいて好都合に組み
立てられている。従って、該第２のＰＡｉ，デバイスは
次のの入力ビンを呈示するように規定される。
（ＣＩＪ ＆ ＰＩＩＨＲＲ）＋ （ＣＩＪ ＆ ／
ＰＨｌ’ＪＲ ＆ ／ＤＰＨＥＲＲ）／ＣｔＪＸ ：＝
（ＣＩＪ ＆ ＰＩＩＨｌ？Ｒ）＋ （ＣＬＫ ＆
／ＰＨＥＲＲ ＆ ／ＤＰＨＥＲＲ）／ＤＰＩＩＥＲＲ
：＝ （／ＰＨＥＲＲ ＆ ＣＩＪ）＋ （／ＤＰＩ
ＩＥＲＲ ＆ ／ＣＬＫ＞ＤＣＬＫ ＝ ＣＬＫ 位相検査同路２１５およびリセット再生回路２２０は、
下記のＰＡＬ入力、出力および論理式によって特定され
るように、第２のＰＡＬデバイスにおいて好都合に組み
立てられている。従って、該第２のＰＡｉ，デバイスは
次のの入力ビンを呈示するように規定される。
入力ピン
ＣＩＪ２
ＤＣＩ、κ
ＣＡＲＳＴ
Ｃｌ）ＵＲＳＴ
１１０ Ｌ Ｄ
ＲＣＮＴ６
コメント
５０ Ｍｌｌｚ ＴＴＩ， ＣＬＫ２
２５ ＭＨｚ Ｕ延 ＣＩ’Ｕ グ■プクキｉ１
ノ，・リセット・パルス ＣＰＵ リセット・パルス ＣＰＵ ｔ−ルド・リケエλト ハンダ・ビ１ト６ の リセット 該第２のＦＡＩ、デバイスは下記の出力ピンを呈示する
ように規定される。
ノ，・リセット・パルス ＣＰＵ リセット・パルス ＣＰＵ ｔ−ルド・リケエλト ハンダ・ビ１ト６ の リセット 該第２のＦＡＩ、デバイスは下記の出力ピンを呈示する
ように規定される。
出力ビン
ＮＦ，ｆＲｓＴ
ＲＣＬ）Ｉ
ＰＩＩＥＲＲ
ＣＲＳＴＳＹ！Ｉｃ
｝１ｆＪ丁ＳＹＮＣ
コメント
位相処理を含む新たなＣＰＬＩＲＥＳＥＴ力つンタ・９
Ｕ１１クのリセット 位相エラー・パルス 遅延さΔ、反転されたＣＡＩ｛ＳＴ 入力ＲＣＮＴ６の号ンブリングさａた変形／ＣＲＳＴＳ
ＹＮＣ ：＝ ＣＡＲＳＴ：＝ ＣＰＵＲＳＴ ＋ ／ＰＩＩＥＲＲ ＆ ／ＣＡＲＳＴ＋ ＮＥｆＲ
ＳＴ ＆ ／ＲＣＮＴＳＹＮＣ＆ ＣＲＳＴＳＹＮ
Ｃ ＆ ／Ｐ｝ＩＥＲＩ？ ：＝ ＤＣＩＪ ＆ ／ＣＲＳＴＳＹＮＣ＆ ／
ＣＡＲＳＴ ＋ ／ＰＩＩＥＲＲ ＆ ／ＲＣＮＴＳＹＮＣ＆ ／Ｃ
ＡＲＳＴ ＋ ／ＰＩ’ｌＥＲＲ ＆ ／ＤＣＬＫ：＝ ／ＤＣ
Ｌ）［ ＆ ／ＰＨｌ４ＲＲＡ ＣＲＳＴＳＹＮＣ
＆ ＩＯＬＤ ＋ ＲＣＬＫ ＆ ／ＤＣＩ，Ｋ ＆ ＣＡＲＳＴ＋
／Ｉ？ＣＩＪ ＆ ＤＣＬＫ ：＝ ＲＣＮＴ６ ＆ ／ＤＣＬＫ ＋ ＲＣＮＴＳＹＮＣ ＆ ＤＣＬＫＲＣＮＴＳＹＩ
ＩＣ ／ＲＣＬＫ ／ＰＩＩＥＲＲ ＮＥｔＲＳＴ 次の論理式により、該第２のＦＡＩ、デバイス内での論
理的な実施が記述される。
Ｕ１１クのリセット 位相エラー・パルス 遅延さΔ、反転されたＣＡＩ｛ＳＴ 入力ＲＣＮＴ６の号ンブリングさａた変形／ＣＲＳＴＳ
ＹＮＣ ：＝ ＣＡＲＳＴ：＝ ＣＰＵＲＳＴ ＋ ／ＰＩＩＥＲＲ ＆ ／ＣＡＲＳＴ＋ ＮＥｆＲ
ＳＴ ＆ ／ＲＣＮＴＳＹＮＣ＆ ＣＲＳＴＳＹＮ
Ｃ ＆ ／Ｐ｝ＩＥＲＩ？ ：＝ ＤＣＩＪ ＆ ／ＣＲＳＴＳＹＮＣ＆ ／
ＣＡＲＳＴ ＋ ／ＰＩＩＥＲＲ ＆ ／ＲＣＮＴＳＹＮＣ＆ ／Ｃ
ＡＲＳＴ ＋ ／ＰＩ’ｌＥＲＲ ＆ ／ＤＣＬＫ：＝ ／ＤＣ
Ｌ）［ ＆ ／ＰＨｌ４ＲＲＡ ＣＲＳＴＳＹＮＣ
＆ ＩＯＬＤ ＋ ＲＣＬＫ ＆ ／ＤＣＩ，Ｋ ＆ ＣＡＲＳＴ＋
／Ｉ？ＣＩＪ ＆ ＤＣＬＫ ：＝ ＲＣＮＴ６ ＆ ／ＤＣＬＫ ＋ ＲＣＮＴＳＹＮＣ ＆ ＤＣＬＫＲＣＮＴＳＹＩ
ＩＣ ／ＲＣＬＫ ／ＰＩＩＥＲＲ ＮＥｔＲＳＴ 次の論理式により、該第２のＦＡＩ、デバイス内での論
理的な実施が記述される。
第５図のタイミング図は、前記第４図におけるリセット
回路の動作を示すものである。この第５図で例示されて
いるリセット同路における各種の信号は次のものである
。即ち、ＣＬＫ ２／ＣＩＪ ２ＡＬＳＯ，ＣＡＲＳＴ
， ＲＣＮＴ６、ＣＬＫ２Ｃ， ＣＲＳＴＳＹＮＣ％Ｐ
ＨＨＲＲ， ＤＰＩＩＥＲＲ，Ｃ！、Ｋ／ＣＬＸＸ／Ｃ
ＰｔｌＣＩＪ， ＤＣＩＪ， ＮＥ？ＲＳＴ， ＲＣＩ
Ｊ％ＣＩＪ２＾、１１＋１０１，ＤおよびＣＰＵＲＳＴ
である。ここで、時間軸は共通である。この第５図で例
示されているのは、１” Ｈ Ｆ．Ｒ Ｒ信号がハイで
あることからわかるように、位相エラーが生していない
場合である。
回路の動作を示すものである。この第５図で例示されて
いるリセット同路における各種の信号は次のものである
。即ち、ＣＬＫ ２／ＣＩＪ ２ＡＬＳＯ，ＣＡＲＳＴ
， ＲＣＮＴ６、ＣＬＫ２Ｃ， ＣＲＳＴＳＹＮＣ％Ｐ
ＨＨＲＲ， ＤＰＩＩＥＲＲ，Ｃ！、Ｋ／ＣＬＸＸ／Ｃ
ＰｔｌＣＩＪ， ＤＣＩＪ， ＮＥ？ＲＳＴ， ＲＣＩ
Ｊ％ＣＩＪ２＾、１１＋１０１，ＤおよびＣＰＵＲＳＴ
である。ここで、時間軸は共通である。この第５図で例
示されているのは、１” Ｈ Ｆ．Ｒ Ｒ信号がハイで
あることからわかるように、位相エラーが生していない
場合である。
第６図のタイミング図は、前記第４図におけるリセット
回路の動作を示すものである。この第６図で例示されて
いるリセソト回路における各種の信号は次のものである
。即ち、ＣＬＫ２／ＣＬκ２ＡＬＳＯ，ＣＡＲＳＴ，
ＲＣｌｌＴ６、ＣＬＫ２Ｃ， ＣＩ？ＳＴＳＹＮＣ，
ＰＩＩＥＲＩ？， ＤＰＩＩＰ，ＲＲ，ＣＩＪ／ＣＩＪ
Ｘ／ＣＰＩＪＣＬ）ｆ． ＤＣＬＫ， ＮＥｆＲＳＴ，
ＲＣＬＸ， ＣＬＫ２Ａ，ＲＩＩＯＬＤおよびＣＰＵ
ＲＳＴである。ここで、時間軸は共通である。この第６
図で例示されているのは、ＰＨＥＲＲ信号の立下がりエ
ブジ（３００で示される）において観察されるように、
位相エラーが生じ”Ｃいる場合である。長くされたＣＩ
Ｊパルス（３０５で示される）において認められるよう
に、リセット回路はこの位桁エラーを訂正する。
回路の動作を示すものである。この第６図で例示されて
いるリセソト回路における各種の信号は次のものである
。即ち、ＣＬＫ２／ＣＬκ２ＡＬＳＯ，ＣＡＲＳＴ，
ＲＣｌｌＴ６、ＣＬＫ２Ｃ， ＣＩ？ＳＴＳＹＮＣ，
ＰＩＩＥＲＩ？， ＤＰＩＩＰ，ＲＲ，ＣＩＪ／ＣＩＪ
Ｘ／ＣＰＩＪＣＬ）ｆ． ＤＣＬＫ， ＮＥｆＲＳＴ，
ＲＣＬＸ， ＣＬＫ２Ａ，ＲＩＩＯＬＤおよびＣＰＵ
ＲＳＴである。ここで、時間軸は共通である。この第６
図で例示されているのは、ＰＨＥＲＲ信号の立下がりエ
ブジ（３００で示される）において観察されるように、
位相エラーが生じ”Ｃいる場合である。長くされたＣＩ
Ｊパルス（３０５で示される）において認められるよう
に、リセット回路はこの位桁エラーを訂正する。
第７図のタイミング図は、前記第４図１こおけるリセッ
ト回路の動作を示すものである。この第７因で例示され
ているリセット回路における各種の信号は次のものであ
る。即ち、ＣＬＫ２／ＣＬＸ２ＡＩ．ＳＯ、ＣＡＲＳＴ
， ＲＣＮＴ６、ＣＬｌ［２Ｃ， ＣＲＳＴＳＹＮＣ，
Ｉ’ｌｌＥＲＩｌ， ＤＰＩＩＥＲＲ，ＣＩ，Ｋ／Ｃ
ＩＪＸ／ＣＰＵＣＬＫ， ＤＣＩＪＳｌｌ［ＩｉｓＴ％
ＲＣＬｌ［， ＣＬＫ２Ａ、ＲＨＯＩ，ＤおよびＣＰＵ
ＲＳＴである。ここで、時間軸は共通であるけれども、
その時間軸を圧縮することにより、第５図および第６図
のタイミング図に比べて、時間的な期間が長くされてい
る。第７図のタイミング図においては、タイミング要素
２２５内のカウンタをタイム・アウトさせるために、Ｒ
ＣＬｌ［信号およびＢＨＯＬＤ信号を操作させるやり方
が例示されている。ＲＣＮＴ８はこのカウンタからの炭
り信号である。第７図に例示されているように、便宜上
、ＢＨＯＬＤのパルスは前述された１５．６マイクロ秒
の比率よりも低くされており、また、ＲＣＬＸのカウン
トは、この発明の一実施例において実際になされている
ような２７のカウントに代えて、２個のカウントしかさ
れていない。
ト回路の動作を示すものである。この第７因で例示され
ているリセット回路における各種の信号は次のものであ
る。即ち、ＣＬＫ２／ＣＬＸ２ＡＩ．ＳＯ、ＣＡＲＳＴ
， ＲＣＮＴ６、ＣＬｌ［２Ｃ， ＣＲＳＴＳＹＮＣ，
Ｉ’ｌｌＥＲＩｌ， ＤＰＩＩＥＲＲ，ＣＩ，Ｋ／Ｃ
ＩＪＸ／ＣＰＵＣＬＫ， ＤＣＩＪＳｌｌ［ＩｉｓＴ％
ＲＣＬｌ［， ＣＬＫ２Ａ、ＲＨＯＩ，ＤおよびＣＰＵ
ＲＳＴである。ここで、時間軸は共通であるけれども、
その時間軸を圧縮することにより、第５図および第６図
のタイミング図に比べて、時間的な期間が長くされてい
る。第７図のタイミング図においては、タイミング要素
２２５内のカウンタをタイム・アウトさせるために、Ｒ
ＣＬｌ［信号およびＢＨＯＬＤ信号を操作させるやり方
が例示されている。ＲＣＮＴ８はこのカウンタからの炭
り信号である。第７図に例示されているように、便宜上
、ＢＨＯＬＤのパルスは前述された１５．６マイクロ秒
の比率よりも低くされており、また、ＲＣＬＸのカウン
トは、この発明の一実施例において実際になされている
ような２７のカウントに代えて、２個のカウントしかさ
れていない。
第１図および第４図のコンピュータ・システム２００に
おけるリセット回路部分の動作について、以下に概略的
に説明する。コンピュータ２００が初１９１的にパワー
・アップされたか、または、リセット・ロジック１９０
が別の指示をされてリセット・パルスを発生するように
されたときには、リセット・ロジック１９０はＲＳＴで
示される初期リセット・パルスを発生させる。この初期
リセット・バルスＲＳＴが加えられるリセット再生回路
２２０においては、ＮＦＩＲＳＴラインを介して、この
初期リセット・パルスをマイクロブロセｙサ２０５に対
して通過させる。前記のＮＥ１１？ＳＴラインはマイク
ロプロセッサ２０５にＮＩＪＲＳＴバルスヲ伝送するた
めに後で用いられるものである。かくして、この初期リ
セット・パルスにより、マイクロブロセ，サ２０５をし
て、内部的なマイクロプロセッサのリセット動作をさせ
る。この初期リセット・パルスは位相検査回路２１５に
も加えられるが、この位相検査回路２１５についての検
討において後述される態様をもって、このリセット・パ
ルスの使用がなされる。
おけるリセット回路部分の動作について、以下に概略的
に説明する。コンピュータ２００が初１９１的にパワー
・アップされたか、または、リセット・ロジック１９０
が別の指示をされてリセット・パルスを発生するように
されたときには、リセット・ロジック１９０はＲＳＴで
示される初期リセット・パルスを発生させる。この初期
リセット・バルスＲＳＴが加えられるリセット再生回路
２２０においては、ＮＦＩＲＳＴラインを介して、この
初期リセット・パルスをマイクロブロセｙサ２０５に対
して通過させる。前記のＮＥ１１？ＳＴラインはマイク
ロプロセッサ２０５にＮＩＪＲＳＴバルスヲ伝送するた
めに後で用いられるものである。かくして、この初期リ
セット・パルスにより、マイクロブロセ，サ２０５をし
て、内部的なマイクロプロセッサのリセット動作をさせ
る。この初期リセット・パルスは位相検査回路２１５に
も加えられるが、この位相検査回路２１５についての検
討において後述される態様をもって、このリセット・パ
ルスの使用がなされる。
そのＣ Ｐ Ｕ Ｃ Ｌ Ｋ入力において１Ｘクロック
周波数を呈示する適当なクロック信号をマイクロプロセ
ツサ２０５に加えるために、２Ｘのクロ・ノク周波数を
呈示するＣＩ，Ｋ２発生器のＣＩ．Ｋ２クロック信号に
ついて、リセット回路において与えられた論理に基づき
、分周器／位相訂正手段２１０において２による除算（
分周）がなされる。次いで、（ｄ． Ｈｌ検査回路２１
５により、ＣＰＬＩＣＩ，Ｋ信号とリセット・ロジック
１９０によって発生されたＲＳＴ信号との間で、位相エ
ラーが生じたかどうかの決定がなされる。（このＲＳＴ
信号は１Ｘ外部クロック信号ＣＩＪの位相を表す情報を
保持している。）このような位相エラーはマイクロプロ
セッサのパワー・アップにおいて典型的なものである。
周波数を呈示する適当なクロック信号をマイクロプロセ
ツサ２０５に加えるために、２Ｘのクロ・ノク周波数を
呈示するＣＩ，Ｋ２発生器のＣＩ．Ｋ２クロック信号に
ついて、リセット回路において与えられた論理に基づき
、分周器／位相訂正手段２１０において２による除算（
分周）がなされる。次いで、（ｄ． Ｈｌ検査回路２１
５により、ＣＰＬＩＣＩ，Ｋ信号とリセット・ロジック
１９０によって発生されたＲＳＴ信号との間で、位相エ
ラーが生じたかどうかの決定がなされる。（このＲＳＴ
信号は１Ｘ外部クロック信号ＣＩＪの位相を表す情報を
保持している。）このような位相エラーはマイクロプロ
セッサのパワー・アップにおいて典型的なものである。
このような位相エラーが検出されたときには、ＣＰＵＣ
Ｉ．Ｘ信号の位相が分周器／位相訂正手段２］０によっ
て訂正される。しかしながら、ＣＰＬＩＣＬＫ信号の位
相がそのように訂正されて、シフトされたときには、ｉ
４８６のクロックの安定性のための、インテル社のタイ
ミング仕様に違反する。（１ ＋−の仕様では、隣接の
ＣＰ［］ＣＩＪクロック・パルス間の最大Ｉ５化は０．
１％である。） 訂正のためにＣＰＵＣＬＫパルスの位相シフトが要求さ
れたときには、リセクト再生回路２２０により発生され
た新たなリセット・パルスＮＥＩＲＳＴがマイクロプロ
セッサ２０５のＭＰＲＳＴ 入力に加えられて、マイク
ロプロセッサ２０５を既知の状態にリセットさせる。換
言すれば、検出された位相エラーにより ＣＰＵＣＬＫ
の位相シフトが要求されたときには、マイクロプロセッ
サ２０５のＭＰＲＳＴ入力がその活動状態に再駆動され
て完全なリセットのインタバル（約１ミリ秒）にわたっ
てその状態に保持される。かくして、ｃｐｕｃｔ．ｘ位
相エラーに起因するマイクロプロセッサ２０５のいかな
る内部エラーもクリアされる。
Ｉ．Ｘ信号の位相が分周器／位相訂正手段２］０によっ
て訂正される。しかしながら、ＣＰＬＩＣＬＫ信号の位
相がそのように訂正されて、シフトされたときには、ｉ
４８６のクロックの安定性のための、インテル社のタイ
ミング仕様に違反する。（１ ＋−の仕様では、隣接の
ＣＰ［］ＣＩＪクロック・パルス間の最大Ｉ５化は０．
１％である。） 訂正のためにＣＰＵＣＬＫパルスの位相シフトが要求さ
れたときには、リセクト再生回路２２０により発生され
た新たなリセット・パルスＮＥＩＲＳＴがマイクロプロ
セッサ２０５のＭＰＲＳＴ 入力に加えられて、マイク
ロプロセッサ２０５を既知の状態にリセットさせる。換
言すれば、検出された位相エラーにより ＣＰＵＣＬＫ
の位相シフトが要求されたときには、マイクロプロセッ
サ２０５のＭＰＲＳＴ入力がその活動状態に再駆動され
て完全なリセットのインタバル（約１ミリ秒）にわたっ
てその状態に保持される。かくして、ｃｐｕｃｔ．ｘ位
相エラーに起因するマイクロプロセッサ２０５のいかな
る内部エラーもクリアされる。
第１図および第４図のリセット回路についての付加的な
動作上の詳細を、第４図のりセクト回路において用いら
れている種々の信号や項目につぃての概略とともに説明
する。第４図において示されている出力項目ＣＬＫ２Ａ
、ＣＬＫ２ＢおよびＣＩＪ２Ｃは、ＣＩＪ２発生器１８
５から（７） ＣＬＫ２クロソク信号の遅延された変形
である。これらの項目は分周藩／位相訂正手段２１０か
らの結果と１，ての時間遅延を補償するために採用され
るものである。これらの項目を発生させるために用いら
れる遅延要素２１２は、ンステムの残りの回路における
タイミング上での要件についての最小限のズレを保証す
るものである。
動作上の詳細を、第４図のりセクト回路において用いら
れている種々の信号や項目につぃての概略とともに説明
する。第４図において示されている出力項目ＣＬＫ２Ａ
、ＣＬＫ２ＢおよびＣＩＪ２Ｃは、ＣＩＪ２発生器１８
５から（７） ＣＬＫ２クロソク信号の遅延された変形
である。これらの項目は分周藩／位相訂正手段２１０か
らの結果と１，ての時間遅延を補償するために採用され
るものである。これらの項目を発生させるために用いら
れる遅延要素２１２は、ンステムの残りの回路における
タイミング上での要件についての最小限のズレを保証す
るものである。
第４図におけるＣＬＸおよびＣＩＪＸは、マイクロプロ
セッサ２０５を刻時するために用いられる半分周の１Ｘ
ＣＰＩＪＣｔＪ信号を２重化したものである。ＤＣＬ
ＫはＣＰｔｌＣＬκの時間的に遅延された変形であって
、このようなＤＣＩＪ信号は既述されたような位相検査
回路２】５に対する１個の入力である。ＤＰＩＩＥＲＲ
は論理的な項目であって、ＣＰＵＣＩＪ，ＣＩＪおよび
ＣＩＪＸの適切な位相を設定するときに、分周器／位相
訂正手段２１０で内部的に用いられるものである。ここ
で注意されることは、位相検査回路２１５に加えられる
（ ＤＣＩ，Ｋで表されるような） ＣＰｔｌＣＩＪ信
号と ＲＳＴ （ＣＡＩＩＳＴ）信号との間で位相エラ
ーが検出されたときには、出力ＰＨＥＲＲが活動状態（
ロー）になるということである。上述されたように、位
相エラー信号ＰＨＥＲＲはリセソト再生回路２２０にお
いて用いられ、マイクａプロセッサ２０５の璽ＰＲＳＴ
入力へのＩＩＥＩＲＳＴ信号を活動状！！ｉ（ハイ）に
駆動して、該マイクロプロセッサ２０５を既知の状態に
戻すようにされる。
セッサ２０５を刻時するために用いられる半分周の１Ｘ
ＣＰＩＪＣｔＪ信号を２重化したものである。ＤＣＬ
ＫはＣＰｔｌＣＬκの時間的に遅延された変形であって
、このようなＤＣＩＪ信号は既述されたような位相検査
回路２】５に対する１個の入力である。ＤＰＩＩＥＲＲ
は論理的な項目であって、ＣＰＵＣＩＪ，ＣＩＪおよび
ＣＩＪＸの適切な位相を設定するときに、分周器／位相
訂正手段２１０で内部的に用いられるものである。ここ
で注意されることは、位相検査回路２１５に加えられる
（ ＤＣＩ，Ｋで表されるような） ＣＰｔｌＣＩＪ信
号と ＲＳＴ （ＣＡＩＩＳＴ）信号との間で位相エラ
ーが検出されたときには、出力ＰＨＥＲＲが活動状態（
ロー）になるということである。上述されたように、位
相エラー信号ＰＨＥＲＲはリセソト再生回路２２０にお
いて用いられ、マイクａプロセッサ２０５の璽ＰＲＳＴ
入力へのＩＩＥＩＲＳＴ信号を活動状！！ｉ（ハイ）に
駆動して、該マイクロプロセッサ２０５を既知の状態に
戻すようにされる。
第１図において認められるように、中央アービトレーシ
コン点１６５に含まれているものは、バス・ホールド・
リクエスト出力ＢＨＯＬＤである。
コン点１６５に含まれているものは、バス・ホールド・
リクエスト出力ＢＨＯＬＤである。
前述の位相エラーが検出されたときには、ＢＨＯＬＤ信
号のタイミングに依存して、Ｂ １１０１，Ｄ信号の状
態に従い（反転される）、出力ＲＣＬ＆のパルスがロー
になる。第４図において、リセット再生回路２２０に加
わるようにされているＢ Ｈ Ｏ Ｌ Ｄ信号は、タイ
マ信号として用いられるものである。ＣＰＵＣＩＪが２
５ｋＩＨｚの周波数を示す、この発明のこの特定の実施
例においては、Ｈｏｔ、Ｄ信号は約１５．６マイクロ秒
毎にパルス駆動される。これらのＢＩＩＯＬＤパルスは
、リセット再生Ｄ路２ ２ ０のＲＣＬｌ［出力をパル
ス駆動させる。この動作に続けて、約１５．６マイクロ
秒毎に１回、タイミング要素２２５内の７４ＬＳ５９０
カウンタを増分させる。
号のタイミングに依存して、Ｂ １１０１，Ｄ信号の状
態に従い（反転される）、出力ＲＣＬ＆のパルスがロー
になる。第４図において、リセット再生回路２２０に加
わるようにされているＢ Ｈ Ｏ Ｌ Ｄ信号は、タイ
マ信号として用いられるものである。ＣＰＵＣＩＪが２
５ｋＩＨｚの周波数を示す、この発明のこの特定の実施
例においては、Ｈｏｔ、Ｄ信号は約１５．６マイクロ秒
毎にパルス駆動される。これらのＢＩＩＯＬＤパルスは
、リセット再生Ｄ路２ ２ ０のＲＣＬｌ［出力をパル
ス駆動させる。この動作に続けて、約１５．６マイクロ
秒毎に１回、タイミング要素２２５内の７４ＬＳ５９０
カウンタを増分させる。
このカウンタは約１ミリ秒の間に２７まで増分し、次い
でＲＣＮＴ６に結合された２７のカウンタ・ビ，２トが
活動状態になる。このタイマ・ビット ＲＣＮＴ６が活
動状態になると、それはＮＥＩｌ？ＳＴ信号を非活動化
させるために用いられるが、その発生については先に説
明された。このようにして、ＮＥＩＲＳＴパルスの持続
時間の制御および設定がなされる。
でＲＣＮＴ６に結合された２７のカウンタ・ビ，２トが
活動状態になる。このタイマ・ビット ＲＣＮＴ６が活
動状態になると、それはＮＥＩｌ？ＳＴ信号を非活動化
させるために用いられるが、その発生については先に説
明された。このようにして、ＮＥＩＲＳＴパルスの持続
時間の制御および設定がなされる。
ＮＥＴＲＳＴが非活動になった後で、マイクロプロセ，
，，サ２０５およびコンピュータ・システム２００の残
りの同期がとられて、コンビコータ・システム２００の
動作の開始が可能になる。
，，サ２０５およびコンピュータ・システム２００の残
りの同期がとられて、コンビコータ・システム２００の
動作の開始が可能になる。
ＣＩ？ＳＴＳＹＮＣおよびＲＣＩＩＴＳＹＮＣは、第１
図および第４図におけるリセット回路のＰＡＬの論理的
な実施において内部的に使用されるものである。これに
加えて、ＣＲＳＴＳＹＮＣは７４ＬＳ５９０カウンタを
その初期的なゼロ・カウントにクリアするために外部的
に使用される。
図および第４図におけるリセット回路のＰＡＬの論理的
な実施において内部的に使用されるものである。これに
加えて、ＣＲＳＴＳＹＮＣは７４ＬＳ５９０カウンタを
その初期的なゼロ・カウントにクリアするために外部的
に使用される。
コンピュータ・システムのリセット回路装置について上
述されたけれども、マイクロプロセッサをリセットする
方法についても開示されたということが認められる。こ
のような方法はマイクロプロセッサを含むコンピュータ
・システムにおいて採用され、また、ここでのマイクロ
プロセッサはリセット入力を有し、更にクロック信号が
与えられるクロック入力を有しているものである。この
方法が実施されるフンビュータ・システムは、マイクロ
プロセッサのリセット信号を発生させるこどができるも
のである。これをより詳細にいえば、このようなシステ
ムにおいてマイクロプロセッサをリセットさせるための
方法が開示されており、また、前記のクロック信号とリ
セット信号との間の位相エラーを検出するステノブが含
まれている。
述されたけれども、マイクロプロセッサをリセットする
方法についても開示されたということが認められる。こ
のような方法はマイクロプロセッサを含むコンピュータ
・システムにおいて採用され、また、ここでのマイクロ
プロセッサはリセット入力を有し、更にクロック信号が
与えられるクロック入力を有しているものである。この
方法が実施されるフンビュータ・システムは、マイクロ
プロセッサのリセット信号を発生させるこどができるも
のである。これをより詳細にいえば、このようなシステ
ムにおいてマイクロプロセッサをリセットさせるための
方法が開示されており、また、前記のクロック信号とリ
セット信号との間の位相エラーを検出するステノブが含
まれている。
この方法に更に含まれているステップは、位相エラーが
検出されたときに、この位相エラーを実質的に最小限に
するために、該クロック信号の位相を調節することであ
る。また、このｈ法には、該クロック信号の位相が調節
されたときに、マイクロプロセッサのリセット入力に新
しいリセット信号を加えるステップも含まれている。
検出されたときに、この位相エラーを実質的に最小限に
するために、該クロック信号の位相を調節することであ
る。また、このｈ法には、該クロック信号の位相が調節
されたときに、マイクロプロセッサのリセット入力に新
しいリセット信号を加えるステップも含まれている。
［発明の効果］
以上の説明は、マイクロプロセッサに基づくコンピュー
タ・システムにおけるリセット入力をリセットさせるた
めの装置および方法についてである。ここに開示された
装置および方法はリセットのための回路および方法を提
供するものであり、この発明の一実施例によれば、当初
は３８６マイクロプロセッサが採用されていたコンピュ
ータニおいて、ｉ４８６マイクロプロセッサを動作させ
ることが許容される。この装置および方法に従うリセッ
ト回路においては、３８６マイクロプロセッサに基づく
フンビュータのグレード・アップを，ｉ４８６マイクロ
プロセッサをもって行うときに、このようなコンピュー
タにおける回銘の変更が最小限に留まることが要請され
る。この発明の一実施例においては、３８６マイクロプ
ロセッサからｉ４８６マイクロプロセッサへとプロセッ
サのグレード・アップが図られるときに、コンピュータ
・システムにおいて経験されたリセットのタイミングの
困難性について、この装置および方法によって好適に克
服することができる。
タ・システムにおけるリセット入力をリセットさせるた
めの装置および方法についてである。ここに開示された
装置および方法はリセットのための回路および方法を提
供するものであり、この発明の一実施例によれば、当初
は３８６マイクロプロセッサが採用されていたコンピュ
ータニおいて、ｉ４８６マイクロプロセッサを動作させ
ることが許容される。この装置および方法に従うリセッ
ト回路においては、３８６マイクロプロセッサに基づく
フンビュータのグレード・アップを，ｉ４８６マイクロ
プロセッサをもって行うときに、このようなコンピュー
タにおける回銘の変更が最小限に留まることが要請され
る。この発明の一実施例においては、３８６マイクロプ
ロセッサからｉ４８６マイクロプロセッサへとプロセッ
サのグレード・アップが図られるときに、コンピュータ
・システムにおいて経験されたリセットのタイミングの
困難性について、この装置および方法によって好適に克
服することができる。
第１図は、この発明におけるコンピュータ・システムを
示すプロノク図である。 第２図は、従来のデュアル・バス式のコンピュータを示
すブロック図である。 第３図は、１Ｘ内部クロック信号と２ス外部クロック信
号ＣＩＪ２との間の関係を示すタイミング図である。 第４図は、前記第１図のコンビュータ・システムにおけ
るリセクト回路部分を示す、より詳細なブロック図であ
る。 第５図は、位相エラーの生起がないときの、前記第４図
におけるリセフト回路の動作を示すタイミング図である
。 第６図は、位相エラーの生起があるときの、前記第４図
におけるリセット回路の動作を示すタイミング図である
。 第７図は、前記第４図におけるリセット回路の動作を示
すための、圧縮された時間軸が用いられているタイミン
グ図である。 ″出願人 インターナシ３ナル・ビジネス・マシーンズ
・コーポレーション
示すプロノク図である。 第２図は、従来のデュアル・バス式のコンピュータを示
すブロック図である。 第３図は、１Ｘ内部クロック信号と２ス外部クロック信
号ＣＩＪ２との間の関係を示すタイミング図である。 第４図は、前記第１図のコンビュータ・システムにおけ
るリセクト回路部分を示す、より詳細なブロック図であ
る。 第５図は、位相エラーの生起がないときの、前記第４図
におけるリセフト回路の動作を示すタイミング図である
。 第６図は、位相エラーの生起があるときの、前記第４図
におけるリセット回路の動作を示すタイミング図である
。 第７図は、前記第４図におけるリセット回路の動作を示
すための、圧縮された時間軸が用いられているタイミン
グ図である。 ″出願人 インターナシ３ナル・ビジネス・マシーンズ
・コーポレーション
Claims (6)
- （１）リセット入力およびクロック信号が与えられるク
ロック入力を有するマイクロプロセッサを含み、該マイ
クロプロセッサのリセット信号を発生することができる
コンピュータ・システムにおいて： 前記クロック信号と前記リセット信号との間の位相エラ
ーを検出するための位相エラー検出手段； 位相エラーが検出されたときには、前記位相エラーを実
質的に最小にするように、前記クロック信号の位相を調
節するための、前記位相エラー検出手段に結合されてい
る、位相エラー訂正手段；および、 前記クロック信号の位相が調節されたときはいつでも、
前記マイクロプロセッサのリセット入力に対して新たな
リセット信号を与えるためのリセット信号再生手段； を具備するマイクロプロセッサ・リセット回路。 - （２）リセット入力およびクロック信号が与えられるク
ロック入力を有するマイクロプロセッサを含むコンピュ
ータ・システムにおいて： 初期リセット信号を発生するためのリセット信号発生手
段； 前記クロック信号と前記リセット信号との間の位相エラ
ーを検出するための位相エラー検出手段； 位相エラーが検出されたときには、前記位相エラーを実
質的に最小にするように、前記クロック信号の位相を調
節するための、前記位相エラー検出手段に結合されてい
る、位相エラー訂正手段；および、 前記クロック信号の位相が調節されたときはいつでも、
前記マイクロプロセッサのリセット入力に対して新たな
リセット信号を与えるための、前記マイクロプロセッサ
のクロック入力に合されているリセット信号再生手段； を具備するマイクロプロセッサ・リセット回路。 - （３）リセット入力および１Ｘクロック信号に応答する
クロック入力を有するマイクロプロセツサを含み、該マ
イクロプロセッサのリセット信号および２Ｘクロック信
号を発生することができるコンピュータ・システムにお
いて： 前記１Ｘクロック信号を生成させるために、前記マイク
ロプロセッサの外部で、前記２Ｘクロック信号を２によ
り除算するための除算手段前記マイクロプロセッサのク
ロック入力に対して前記１Ｘクロック信号を供給するた
めの手段； 前記１Ｘクロック信号と前記リセット信号との間の位相
エラーを検出するための、前記１Ｘクロック信号に応答
する位相エラー検出手段位相エラーが検出されたときに
は、前記位相エラーを実質的に最小にするように、前記
１Ｘクロック信号の位相を調節するための、前記位相エ
ラー検出手段に結合されている、位相エラー訂正手段；
および、 前記１Ｘクロック信号の位相が調節されたときはいつで
も、前記マイクロプロセッサのリセット入力に対して新
たなリセット信号を与えるための、前記位相エラー訂正
手段に応答する再生手段； を具備するマイクロプロセッサ・リセット回路。 - （４）リセット入力および１Ｘクロック信号に応答する
クロック入力を有するマイクロプロセッサ； 情報を蓄積するための、前記マイクロプロセッサに結合
されているメモリ手段； 前記マイクロプロセッサを前記メモリ手段に結合するた
めのバス； 初期リセット信号を発生するためのリセット信号発生手
段； ２Ｘクロック信号を発生するためのクロック信号発生手
段； 前記１Ｘクロック信号を生成するために、 前記マイクロプロセッサの外部で、前記２Ｘクロック信
号を２により除算するための除算手段；前記マイクロプ
ロセッサのクロック入力に対して前記１Ｘクロック信号
を供給するための手段； 前記１Ｘクロック信号と前記リセット信号との間の位相
エラーを検出するための、前記１Ｘクロック信号に応答
する位相エラー検出手段位相エラーが検出されたときに
は、前記位相エラーを実質的に最小にするように、前記
１Ｘクロック信号の位相を調節するための、前記位相エ
ラー検出手段に結合されている、位相エラー訂正手段；
および、 前記１Ｘクロック信号の位相が調節されたときはいつで
も、前記マイクロプロセッサのリセット入力に対して新
たなリセット信号を与えるための、前記位相エラー訂正
手段に応答する再生手段； を具備するコンピュータ・システム。 - （５）リセット入力およびクロック信号が与えられるク
ロック入力を有するマイクロプロセッサを含み、該マイ
クロプロセッサのリセット信号を発生することができる
コンピュータ・システムにおいて： 前記クロック信号と前記リセット信号との間の位相エラ
ーを検出するステップ； 位相エラーが検出されたときには、前記位相エラーを実
質的に最小にするように、前記クロック信号の位相を調
節するステップ；および、前記クロック信号の位相が調
節されたときはいつでも、前記マイクロプロセッサのリ
セット入力に対して新たなリセット信号を与えるステッ
プ； を具備するマイクロプロセッサ・リセット方法。 - （６）リセット入力および１Ｘクロック信号に応答する
クロック入力を有するマイクロプロセッサを含み、該マ
イクロプロセッサのリセット信号および２Ｘクロック信
号を発生することができるコンピュータ・システムにお
いて： ２Ｘクロック信号を発生するステップ； 前記１Ｘクロック信号を生成するために、 前記マイクロプロセッサの外部で、前記２Ｘクロック信
号を２により除算するステップ；前記マイクロプロセッ
サのクロック入力に対して前記１Ｘクロック信号を与え
るステップ前記１Ｘクロック信号と前記リセット信号と
の間の位相エラーを検出するステップ；位相エラーが検
出されたときには、前記位相エラーを実質的に最小にす
るために、前記１Ｘクロック信号の位相を調節するステ
ップ；および、 前記１Ｘクロック信号の位相が調節されたときはいつで
も、前記マイクロプロセッサの前記リセット入力に対し
て新たなリセット信号を与えるステップ； を具備するマイクロプロセッサ・リセット方法。
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