JPH032944A - メモリ容量の増量方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、所定のアドレスのアクセスによりデータを書
き込まれるメモリを有するマイクロコンピュータ等のデ
ータ処理装置において、そのメモリの容量を増量する方
式に関する。

［従来の技術］ 従来、メモリの容量を増量することを考慮して、メモリ
の領域を予め多く設は予備空間を残しておき、この予備
空間を利用して、メモリ容量の増量に対処するか、もし
くは、メモリの領域に予備空間を設ける余裕がない場合
には、■マルチマスク（マルチＣＰＵ）システムを構成
し第２のＣＰＵにメモリをもたせてメモリ容量を増量す
る方式や。

■シングルマスクシステムの場合にはアドレスバスを２
系統マルチプレクスしセレクト信号にて切り替えること
により１系統のアドレスバスの場合の２倍のメモリ空間
を作り出す方式などが用いられている。

［発明が解決しようとする課題］ しかしながら、前者のメモリ容量の増量方式では、２つ
のＣＰＵとその周辺回路とが必要でシステムが大掛かり
なものになり、設備コストも高くなる。また、後者のメ
モリ容量の増量方式では、システムを設計する際に、メ
モリ容量の増量時のことを考慮して、予めアドレスバス
をマルチプレクスしておく必要があり、追加仕様に応え
られない場合がある。

本発明は、上述のような課題を解決しようとするもので
、メモリの予定以上の容量アップを容易に且つ簡素な構
成で行なえるようにしたメモリ容量の増量方式を提供す
ることを目的とする。

［課題を解決するための手段］ 上記目的を達成するために、本発明のメモリ容量の増量
方式は、■増設メモリをデータバスにてインターフェイ
スし、■前記増設メモリに対し前記データバスを用いて
所定のアドレスをアクセスするために該アドレスを生成
し、■該アドレスの確定後に前記データバスにより該ア
ドレスについてデータ書込もしくはデータ読出のための
タイミング制御を行なうことを特徴としている。

［作　　　用コ 上述した本発明のメモリ容量の増量方式では、データ書
込やデータ読出のためのデータバスを用いて増設メモリ
に対する所定のア１くレスのアクセスが行なわれるので
、新たなアドレスバスを追加することなくメモリ容量を
増量することができる。

［発明の実施例コ 以下、図面により本発明の一実施例としてのメモリ容量
の増量方式について説明する。第１図は本方式を適用さ
れた装置の構成を示す回路図であり、この第１図におい
て、１は増設・追加されたメモリ、２はメモリ１とＣＰ
Ｕ（図示せず）とを接続し後述するアドレスおよびデー
タのいずれも伝送するデータバス（本実施例では１６ビ
ツト対応のデータバス）、３はデータバス２の」二位８
ビットＤ（１５）−Ｄ（８）にて伝送される所定のアド
レスをラッチしアドレスデータＡ　（７）−Ａ　（０）
として出力するメモリアドレスデータレジスタであり、
データバス２の下位８ビツトＤ（７）−Ｄ（０）はライ
トデータもしくけリードデータを伝送するだめのもので
ある。

また、４はｃｐｕからのクロック信号（ＣＬＫ　Ｃ１”
Ｕ）とは非同期で同周期のクロック信号ＳＬ（もしくは
８１′）を出力するクロック発振器で、本実施例では、
１６ＭＨｚの信号を発信する水晶発振器がらの信号を分
周して８ＭＨｚのクロック信号として用いる。

５．６はＣＰＵからのＰＷＲ信号とメモリアドレス発生
信号ＤＡＩとに基づいてレジスタ３によりアドレスデー
タをラッチさせるためのＡＤＲＧ信号を発生する論理回
路、７はクロック発振器４からのクロック信号とＣＰＵ
がらのＰＷＲ信号とに基づいてメモリ１へのデータ書込
信号Ｗ　Ｒ（Ｆｌ−Ｑ）をＱ端子から出方するフリップ
フロップである。

さらに、１２はクロック発振器４がらのクロック信号、
ＣＰＵからのＰＷＲ信号およびフリップフロップ７のＱ
端子出力Ｆｌ−Ｑに基づいてＦｌ−Ｑ信号をタロツク発
振器４がらのクロック信号について１クロック分だけ遅
らせた信号Ｆ２−ＱをＱ端子から出力するフリップフロ
ップ、１３はＣＰＵがらのＰＲＤ信号とメモリリードア
ドレス（ａ号ＤＡ３との論理積をとる論理積回路、１４
はフリップフロップ１２からのＦ２−Ｑ信号とメモリラ
イトアドレス信号ＤＡ２との論理積をとる論理積回路、
１５は論理積回路１３および１４からの出力の論理和を
とってメモリチップセレクト信号Ｃ８として出力する論
理和回路である。

上述のごとく構成された本実施例の装置の動作を説明す
る前に、アドレスバスおよびデータバスをいずれも有す
る通常の場合で、これらのアドレスバスおよびデータバ
スを用い、メモリへの書込（ＷＲ）およびメモリからの
読出（ＲＤ）を行なう際の動作について説明する。

一般に、ＣＰＵとメモリとの間の信号の伝達に際し、メ
モリへのデータ書込は、ＣＰＵが、アドレスバスにメモ
リアドレスを出力し、次にデータバスにライトデータを
出力して、データ確定後にライト信号を出力することに
より行なわれる。

方、メモリからのデータ読出は、ＣＰＵがアドレスバス
にリードアドレスを出力し、メモリがそのリードアドレ
スにおけるデータをデータバスへ出力して、データ確定
後にＣＰＵがリード信号を出力することにより行なわれ
る。

以上のような一般的なメモリの書込動作、読出動作では
、アドレスバスおよびデータバスを用いるのに対し、本
実施例の方式では、第１図に示した回路構成を用いるこ
とにより、アドレスバスを設けることなく、アドレスを
データバスによりメモリへ送り、同一のデータバスを用
いてデータ書込やデータ読出を行なえるようになる。

この装置のポイントは、データとアドレスとが同時にデ
ータバス２によりメモリ１へ入力される時にメモリ１が
もっているタイミングを満足できないことを回避するも
のである。通常のメモリのタイミングは、所定のメモリ
アドレス確定後にチップセレクトされなくてはならない
が、データバス２によって所定のメモリアドレスを生成
した場合にはチップセレクト中にメモリアドレスが不確
定になってしまう。

そこで１本実施例では、クロック発振器４からのクロッ
ク信号Ｓ１またはＳｌ’　により、後述のごとくメモリ
アドレス確定とメモリチップセレクトとのタイミングを
とることで、データバス２のみよるＣＰＵとのインター
フェイスを可能としている。

なお、クロック発振器４は、メモリ１の書込サイクルの
タイミングを作成しているが、このクロック発振器４に
同期して各信号が動作する。第２゜３図のタイミングチ
ャートでは、クロック発振器４からのクロック信号とし
てＳｌとＳｌ’　との２種類を描いているが、これはＣ
ＰＵ　ＣＬＫとクロック発振器４からのクロックイ８号
とが非同期であるため、　ＣＰＵ　ＣＬＫに対してクロ
ック発振器４がらのクロック信号が進んだ場合と遅れた
場合とをそれぞれ表している。

さて、第２図に示すように、データ書込時には、ＣＰ　
ＵはＰＷＲ信号を出力し、このＰ　Ｗ　Ｒ信号とクロッ
ク信号Ｓ１とに基づいてフリップフロップ７のＱ端子か
らデータ書込信号ＷＲが生成される。

また、フリップフロップ７のＱ端子がらの出力信号Ｉ；
　１−　Ｑとクロック信号Ｓｌとに基づいて、フリップ
フロップ１２のＱ端子から、データ書込信号ＷＲ（Ｆｌ
−Ｑ）を１クロック分だけ遅らせた信号Ｆ２−Ｑが生成
される。そして、この信号Ｆ２−Ｑとメモリライトアド
レス信号ＤＡ２とに基づき回路１４．１５にてメモリチ
ップセレクト信号Ｃ８が生成される。

また、メモリアドレス発生信号ＤＡＩとＰＷＲ信号とに
基づいて、論理回路５，６によりレジスタ３にてデータ
バス２からの所定のアドレスデータをラッチするための
ＡＤＲＧ信号が発生される。

これにより、まず、データバス２からの所定のアドレス
データをレジスタ３にてラッチし、アドレスデータを確
定した後、１クロック分だけ遅れたフリップフロップ１
２のＱ端子出力Ｆ２−Ｑにてメモリ１がＣ８信号にてチ
ップセレクトされる。そして、メモリ１へのデータ（Ｗ
−ＤＡＴＡ）書込は、Ｔ４サイクルでのＰ　Ｗ　Ｒ信号
の立ち下がりに同期するデータ書込信号ＷＲの立ち上が
りのタイミングで行なわれる。

一方、ＣＰＵがメモリ１のデータを読み出す場合には、
第３図に示すようにその動作に２サイクルを必要とする
。つまり、１サイクルでメモリアドレスデータレジスタ
３に所定のメモリアドレスデータをセットし、次のサイ
クルでメモリリー１〜を行なうのである。これは、ＣＰ
Ｕから増設したメモリｌへのアドレスバスがなく、代わ
りにデータバス２を使用するためである。

このデータ読出時にも、クロック発振器４からのクロッ
ク信号Ｓ１またはＳＬ’　によりリードサイクルのタイ
ミングを作成している。このクロック信号Ｓ１またはＳ
Ｌ’は、メモリ１へのデータ書込動作時と同じである。

そして、第３図に示すように、データ読出時には、まず
ＣＰＵはＰＷＲ信号を出力し、メモリアドレス発生信号
ＤＡＩとＰＷＲ信号とに栽づいて論理回路５，６により
ＡＤＲＧ信号が発生され、レジスタ３にてデータバス２
からの所定のアドレスデータ（リードアドレス）がセッ
トされる。このアドレスデータは、次のメモリアドレス
データがセットされるまでレジスタ３から出力され続け
る。

最初の１サイクルでリードアドレスを確定する。

なお、以上の動作は、第２図に示したデータ書込時と同
じである。

次に、ＣＰＵはメモリリート動作へ移行する。

つまり、リードアドレス確定後の次のサイクルにて、Ｃ
ＰＵはＰＲＤ信号出力し、このＰＲＤ信号とメモリリー
ドアドレス信号ＤＡ３とに基づいて回路１３．１５にて
メモリチップセレクト信号Ｃ８が生成される。

この後、データバス２へのデータ（Ｒ−ＤＡＴＡ）続出
は、Ｔ４サイクルでのＰＲＤ信号の立ち上がりに同期す
るチップセレクト信号Ｃ８の立ち上がりのタイミングで
行なわれる。

このように、本実施例によれば、データ書込やデータ読
出のためのデータバス２を用いて増設したメモリ１に対
する所定のアドレスのアクセスが行なわれ、そのアドレ
ス確定後に書込あるいは読出が行なわれるようになるの
で、新たなアドレスバスを追加することなくメモリ容量
を増量でき、メモリの予定以上の容量アップを容易に且
つ極めて簡素な構成で行なえるのである。

なお、上記実施例では、データバス２が１６ビツト対応
のものである場合について説明したが、本発明の方式は
これに限定されるものではない。

また１本発明の方式は１例えば、産業用ロボットにおい
てティーチングデータを記憶するメモリの増、没時に適
用できる。

［発明の効果］ 以上詳述したように、本発明のメモリ容量の増量方式に
よれば、データ書込やデータ読出のためのデータバスを
用いて増設メモリに対する所定のアドレスのアクセスを
行なえるので、新たなアドレスバスを追加することなく
メモリ容量を増量することができ、メモリの予定以上の
４社アップを容易に且つ簡素な構成で行なえる効果があ
る。

【図面の簡単な説明】

第１〜３図は本発明の一実施例としてのメモリ容量の増
量方式を示すもので、第１図は木刀式を適用された装置
の構成を示す回路図、第２図は本実施例の装置によるデ
ータ書込動作を説明するためのタイミングチャート、第
３図は本実施例の装置によるデータ読出動作を説明する
ためのタイミングチャートである。 図において、１−・メモリ、２−・データバス、３・−
メモリアドレスデータレジスタ、４・・・クロック発振
器、５，６・・−論理回路、７・・−フリップフロップ
、１２・・・フリップフロップ、１３．１４・−論理積
回路、１５・・・論理和回路。 第２図 Ｔ＋　　Ｔ２　　Ｔ３　ＴＷ　ＴＷＴＷ　Ｔ４特許出願
人　株式会社　神戸製鋼所

Claims (1)

1. 【特許請求の範囲】 所定のアドレスを有し該アドレスをアクセスすることに
   より該アドレスへのデータ書込もしくは該アドレスから
   のデータ読出を行なうメモリを有するデータ処理装置に
   おいて、増設メモリを設ける場合に、 前記増設メモリをデータバスにてインターフェイスし、 前記増設メモリに対し前記データバスを用いて所定のア
   ドレスをアクセスするために該アドレスを生成し、 該アドレスの確定後に前記データバスにより該アドレス
   についてデータ書込もしくはデータ読出のためのタイミ
   ング制御を行なう ことを特徴とするメモリ容量の増量方式。