JPH0329043A - アドレス割当てのためのシステム及び方法 - Google Patents

アドレス割当てのためのシステム及び方法

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JPH0329043A
JPH0329043A JP2158852A JP15885290A JPH0329043A JP H0329043 A JPH0329043 A JP H0329043A JP 2158852 A JP2158852 A JP 2158852A JP 15885290 A JP15885290 A JP 15885290A JP H0329043 A JPH0329043 A JP H0329043A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．ＩＩ業上の利用分野 本発明は既存のバス構造に挿入できるアドレス割当て可
能モジュラ装置に関する。詳細にいえば、本発明は小型
コンピュータ・システム・インタフェース（ＳＣＳＩ）
環境における装置に関する。
Ｂ．従来の技術 データ・バス上で通信を行なうｉｔは周知である。通信
装置の各々に対してアドレスを割り当てる手法は、たと
えば、米国特許第４３８０８７０号及び関連するＩＢＭ
　　ＴＤＢ，Ｖｏ　ｌ．２２、Ｎｏ．　３，　１）ｐ．
　８８２−８８３、１９７９年８月に記載されている。
これらの参考文献に記載されている８１は、データ・バ
スに構成された装置にアドレスを割り当てる機能を有し
ている。
Ｃ．発明が解決しようとする課題 ＳＣＳＩ環境には、これらの参考文献に記載されている
アドレス割当て手法では満たされない要件がある。詳細
にいえば、従来技術の手法は、割当て可能アドレス空間
がアドレス割当て機能を実行する特定の装置によって完
全に制御されていると想定している。ＳＣＳ　Ｉ環境に
おいて、装置の中には、ハードワイヤードされ、固定さ
れ、したがって変更できないアドレスを有していると考
えられるものがある。アドレス割当てを行なう装置はま
ず、固定されたアドレスを有する装置の存在を考慮し、
これらの固定アドレスを割当て可能アドレスのリストか
ら除去しなければならない。固定アドレスを有するこの
ような装置の存在を識別してから、アドレス割当て機能
を有する追加装置の構成を行なう必要がある。
ＳＣＳ　Ｉバス環境におけるその他の問題は、アドレス
割当てを行なう装置がアドレス割当てを受ける装置の前
にあることもあれば、後ろにあることもあることである
。ＳＣＳＩバスは２次元構造であり、アドレス割当て装
置の位置が不規則なので、バスが延びている２つの方向
のいずれでもアドレス指定し、予め設置されていた装置
だけではなく、後で追加した装置もアドレス構成できる
ようにする能力が必要である。
したがって、この環境を与えた場合、ｓｃｓｒバスが延
びている２つの方向のいずれでもアドレスを指定できる
装置を提供することが有利である。
アドレス割当て機能のない既設の装置をバスに残し、ア
ドレスの以降の割当ての際は、その存在を捉えられるこ
とが必要となろう。割当て不能アドレスを有する装置の
存在を迅速に決定し、かつ他の装置に固定アドレスの装
置とは異なるアドレスを迅速に割当てることを決定する
方法を提供しなければならない。
さらに、バスに必要なオーバヘッドを最小限に維持し、
ケーブル及びＩＣ基板のオーバヘッドを最小限に維持す
ることが必要である。
Ｄ．ｌ題を解決するための手段 本発明の目的は，ＳＣＳＩバスに接続された装置にアド
レス割当てを行なう方法及び装置を提供することである
。
本発明のより明確な目的は、ＳＣＳＩバス上の固定アド
レスの装置のアドレス識別をマブピングし、その後、他
のアドレスをＳＣＳＩバス上の他の装置に割り当てる装
置及び方法を提供することである。
これら及び他の目的は複数個のアドレス割当て可能ＳＣ
Ｓ　Ｉインタフェースを相互に接続する構成バスによっ
て提供される。第２のバスによって必要となるケーブル
は最小限のものであるが、新しいＳＣＳ　Ｉインタフェ
ースの各々にアドレスを構成する機能を提供するもので
ある。
本発明を実施するにあたり、ＳＣＳＩインタフェースの
ｌつは、割当てコマンドを２つの方向へ伝送できるマス
タ装置として働く。他の相互接続されたＳＣＳ　Ｉ装置
は、独自の構成プロトコルを利用して構成コマンドに応
答する。接続された各装置は、ハードワイヤード・スイ
ッチまたは機械的スイッチによって提供される物理的識
別手段を有し得る。これは、エラー条件のもとで省略時
設定される。
システムは優先順位が低い第２のマスタ・インタフェー
スを含んでいることもでき、このインタフェースは構成
ルーチンの際に、ＳＣＳＩバスヘのアクセスを第１のマ
スタ・インタフェースと競合する。第１のマスタ・イン
タフェースが使用不能となった場合、第２のマスタ・イ
ンタフェースはＳＣＳ　Ｉへのアクセスを獲得し、構成
を行なう。
本発明は固定アドレスを有する装置を使用するシステム
に、付加的なアドレス割当て可能インタフェースを使用
する。マスタ装置は構成の初期の段階において、アドレ
スを割り当てできない装置のアドレスをマップする。
本発明の好ましい実施例において、マスタ・インタフェ
ース構成ルーチンは構成に関する構成コマンドを構成可
能装置の各々に対して伝送し、相互接続された装置を順
次プログラミングする。
相互接続された装置の最初のものは構成バス上で構成コ
マンドを受け取り、ＳＣＳＩバス上で割り当てられたア
ドレスを受け取る。相互接続された装置はコマンドを受
け入れ、構成バスに対し確認応答または拒否応答を出す
。以降の構成コマンドはすべての割当て可能インタフェ
ース装置にアドレスが構成されるまで、以降の装置に渡
される。
Ｅ．実施例 第１図には、アダプタ１２を介してＳＣＳ　Ｉバス１０
と通信を行なうプロセッサ１１が示されている。ＳＣＳ
Ｉバスは４本のデータ・ライン上で、接続されている周
辺装置から、アダプタ１２及びプロセッサ１１へのデー
タ転送を可能とする。通常、装置ｌ３はＳＣＳ　Ｉバス
１０に接続され、装ｉ１ｆｌ３で物理的に実現されてい
るアドレスによって識別されている。アダプタ／装置１
３は装置内に配置されているロッカ・スイッチ、または
装置１３に対して４桁の２進アドレスをプログラミング
する接続された適切なジャンバのいずれかによって識別
される物理的アドレスを有している。
したがって、本発明の目的は、ｓｃｓｒバス１０に後で
追加される装置にアドレス割当て機能を提供することで
ある．物理的ＩＤを含んでおり、かつ物理的ＩＤを無効
とする割り当てられたアドレスを受け取ることのできる
装置１７、２０、２３、及び２５が示されている。割り
当てられたアドレスが存在しない場合、物理的ＩＤはＳ
ＣＳ　Ｉバスに現れるあらゆるコマンドに対して、オブ
ジェクトを識別する。
アドレス割当て可能装置１７、２０１２３及び２５の各
々にアドレスをプログラムするための構成バス１５が示
されている。構成バスはマスタ・アダプタ／装ｔ２３か
ら接続されており、この装置はアドレスの割当てを両方
向Ａ及びＢへ伝搬できる。それゆえ、第１図に示すよう
に、特定のマスタがＳＣＳＩ装置に追加される時期、あ
るいは他のアドレス割当て可能装置に関するその相対的
な配置は、装置の作動にとって重要なものではない。
プリンタ１８、ディスク駆動機構１８及びモデム２７に
接続された割当て可能装置１７、２０、２３および２５
の各々は、プロセッサ１１及びアダプタ１２に含まれて
いるシステムを拡張するためのＳＣＳ　Ｉバスの用途の
多様性を示している。
構成バス１５及びマスタ・インタフェース装置２３を追
加したことによって、マスタ装置２３がすべての相互接
続されたアドレス割当て可能装置にアドレスを割り当て
ることが可能となる。構成時のアドレスの流れは、マス
タからこれに最も近い隣接したものへのものである。マ
スタ３は第３図を詳細に検討するときに明らかになるよ
うに、プロセッサを含んでおり、このプロセッサは構成
ルーチンの間に、構成コマンドを２つの出力の一方に割
り当て、出力に接続された装置がアドレスの割当てを受
け取ることができるようになる。構成バス１５はＳＣＳ
　Ｉケーブル構造全体で利用できるケーブルの一部とし
て含まれている。構成バスｌ５を確立するのに必要な付
加的な導線は、最小限のものとしておくことが必要であ
り、４本、すなわち１桁当たり１対のみ程度にし、アド
レス割当て可能装置の各々にアドレスを割り当てること
ができる。正規の５０芯ＳＣＳ　Ｉバスは８ビットのデ
ータ、ならびにコマンド及びプロトコル機能を含んでい
る。もちろん、構成バスをシングル・エンドの環境で、
あるいは追加の導線が得られる場合には、差動ＳＣＳ　
Ｉ環境で実現できる。外部装置１６、１８及び２７の各
々は、ＳＣＳ　Ｉ構造外部の電源加ら個別に電力を供給
される。これには、これらの装置が個別に電力の供給を
受け、システム設計者の管理を受けないというシステム
制約がある。
第２図には、アドレス割当て可能装置とマスタ・インタ
フェース装置２３の間に必要な相互接続が示されている
。この図面に示されているのは、シングル・エンドで構
成バス１５を実現したものである。アドレス割当て可能
装置２０及び２５は４個の端子４８，４９、５１及び５
２、ならびに４２、４３、４５及び４６を有するものと
して示されている。これら４つのリード線は、装置がマ
スタ装置２３の位置に応じて、２つの方向のいずれから
でも割当て可能であることを示しており、装１２３は構
成コマンドを伝送して、接続されているアドレス割当て
可能ｌｉｔの各々に対してアドレス割当てを行なう。個
々の装ｉｔ２０及び２５はインタフェース・アダプタで
あり、ＳＣＳＩバス１０とのすべてのプロトコル機能を
処理するマイクロプロセッサを含んでいる。図示のＳＣ
ＳＩバス１０は１組の４ビット・データ導線３０１リセ
ット導線３２及びビジー導線３３を含んでいる。装！２
０または２５が追って説明する構成ルーチンでアドレス
割当てを受け取ると、装置は構成バス上の以降のコマン
ドを出力端子４５及び４Ｅ３，ならびに５１及び５２の
他の対に伝える。これらの出力リード線は構成ルーチン
の段階で指定されるが、各装置は端子の対のどれがコマ
ンド・データを受け取っているのかを検知し、端子の他
の対を出力端子として指定する。それゆえ、アドレス割
当て時に、マスタ装置２３が示されている２つの方向の
いずれへでもコマンドを伝搬することができ、隣接装置
が特定の割当てで構成に組み込まれたときに、以降の割
当てコマンドが構成パスを介して、他のチェイン接続さ
れたアドレス割当て可能装置に送られることがわかる。
さらに、割当てシーケンスの直前に活動化されるリセッ
ト導線３２が示されている。マスタ装置２３はリセット
を活動化し、すべてのアドレス割当て可能装置にそれま
で挿入されていたアドレス割当てを消去する。
アドレス割当て時に、ビジー導線３３がマスタ装置によ
り活動化され、したがって接続されているアドレス割当
て可能装置がｓｃｓ　ｒバスでのデータ通信に関与する
ことを禁止する。マスタ装置２３はすべての割当てが、
接続されている装置の各々に対して行なわれるまで、構
成ルーチンの間その優先権を維持する。接続されている
装置はすべて、物理的ＩＤも有しており、このＩＤはア
ドレスの割当てがない場合に、省略時のアドレスとして
使用できる。物理的ＩＤはホスト・プロセッサ１１から
生じるアドレスからの複数の装置応答を避けるために、
各装置に固有のものでなければならない。
構成バス・ラインの各々は単芯のものとして示されてお
り、端子３８を４８へ、３９を４９へ、また４０を４２
へ、４１を４３へ接続している。
接続された導線の各々に付随した接地導線があり、２進
ビットを図示の導線の各々に伝送することが可能である
ことが理解されよう。
アドレス構成ルーチンを第１表に示した６つの状態に関
して説明する。
第１表 状態名　　　　　リセット　　ビジ一　　入力　１　人
力２　　４−タ・バス構成ブＯｔス イネーブル　　　　　　　１　　　　　１　　　　　１
　　　　　　１　　　　　マスタのＩＤったＩＤ 受け入れ　　０　　１　　０　　　１　　受け人確認　
　　　　　　　　　　　　　　　れたＩＤ中立状！ｌ　
　　　　Ｏ　　　　　　１　　　　　　０　　　　　　
　０　　　　　　４−タナシれず これらのうち最初の状態は構成プロセス・イネーブルで
ある。リセット及びビジー状態はマスタ装置２３により
、ビジー及びリセット導線３２、３３にセットされる。
マスタ装置は方向Ａで構成を開始し、マスタ装置２３に
関しこの方向のすべての装置が構成されると、反対方向
Ｂで構成ルーチンを開始する。端子３８及び３９はルー
チンのイネープル部分で、２進１、１を含むものとして
示されている。同時に、マスタ装置はＳＣＳＩデータ・
バス３０上で、自身がマスタであることを知らせる。
アドレス割当て可能装置の各々をリセットし、これらが
新しいアドレスを受け取れるよつになると、アドレス割
当て状態になる。ビジーならびに２つの入力ビット３８
及び３９は、論理１の状態に依然維持されている。装１
１！２０は端子４８及び４９にビット１、１が存在する
ことを認識する。
装置２０は端子５１及び５２を出力端子として構成し、
端子４８及び４９でデータ・ビット１、１を受け取る。
新しいアドレスの割当てはビット位置形式で、マスタ２
３によってＳＣＳ　Ｉデータ・バス３０上を送られる。
装置２０がマスタによってＳＣＳ　Ｉバス３０上に送ら
れたアドレスを受け入れた場合、これは２進数０１　１
として示される受け入れ確認応答を、端子４８及び４９
に出す。正しいバリティを有していないか、あるいは装
置によって有効と識別される値の範囲内にないかのいず
れかであるため、アドレスが受け入れられなかった場合
には、端子４８及び４９に拒否確認応答が２進数１、０
によって出される。ビジーが解除され、且つ２進数１、
ｌが端子４８及び４９に現われた場合、あるいはアドレ
ス割当ての受け入れ後、端子４８及び４９が０１０状態
を有しているときに、中立状態と判定された場合に、エ
ラー状態が生じる。
第１図のシステムは代替マスタ２４を含むものとして示
されている。代替マスタが含まれているのは、主マスタ
が構成機能を果たすことができない場合に、若干の冗長
性をもたらすためである。
マスタ装置２３は物理的ＩＤを有しており、このＩＤは
代替マスタ装［２４の物理的ＩＤよりも高い優先順位を
有している。上記の構成プロセス・イネーブルの際に、
マスタ装置２３及び２４は両方とも、ＳＣＳＩバス構造
で用いられている標準競合手法を使用して、ＳＣＳＩバ
ス１０へのアクセスを競合する。優先順位の高いマスタ
装置２３［１常、Ｓ　Ｃ　Ｓ　Ｉバスへのアクセスを獲
得し、第１表の構成プロセス●イネーブルに進む。マス
タ装置２３が作動不能な場合には、代替マスタ装置２４
がｓｃｓＩパスＩＯへのアクセスをＨｌｔる。
構成バス上の構成コマンドを受け取る装置は、ｓｃｓ　
ｒデータ・バス３０上の有効なアドレスを受け入れる。
２つまたはそれ以上のビットがＳＣＳＩデータ・バスで
検出されると、エラー状態が宣言され、拒否確認応答が
送られる。これがアドレス割当てに関するビット位置形
式に違反していることは明らかである。アドレス割当て
信号が装置の両方の端子対で生じると、付加的なエラー
状態が宣言される。
さらに保護を行なうため、アドレス割当てコマンドに引
き続き入力対に中立状態が存在しない限り、アドレス割
当てを受けた装置は受け入れ確認信号を出さない。任意
選択の刻策として、構成後、受け入れ確認の間に、アド
レス割当てを受けた装置がＳＣＳ　Ｉデータ・バス３０
上にその新しいアドレスを出力し、マスタ２３にそのア
ドレス割当てをさらにチェックさせる。その後、間違っ
た■ＤがＳＣＳ　Ｉデータ・バス３０ならびにビット位
置形式にある場合には、マスタはエラー状態を宣言する
。
アドレスの割当てが成功した後、このように構成された
装置はその内部構成スイッチをセットし、端子４８及び
４９で受け取る以降のコマンドを、端子５１及び５２に
伝搬する。その後、マスタ装置２３は他の構成コマンド
及びアドレス割当てを、付加的に接続された装置に伝送
する。
拒否確認信号が伝送された場合には、マスタ２３は構成
シーケンスを終了する。ビジー信号はＳＣＳＩバス上で
非活動になり、マスタはその両方の構成対上に構成エラ
ーを通知する。
マスタが方向ＡまたはＢの一方で装置の構成を終了する
と、その方向からはもう確認信号は戻ってこない。マス
タは次いで、所与の方向でのアドレス割当てを終了し、
他の方向Ｂでの割当てを開始する。
上記のシステムは物理的ＩＤのみを有している装置によ
って、第１図に示すようにして実現できる。この状況に
おいて、各マスタは構成ルーチンの一部として、関連し
た物理的ＩＤを有している装置に対して、ＳＣＳＩバス
１０を最初にポーリングする。この場合、アドレス割当
て可能な装置のみに接続されているリセット線が活動化
される。
次いで、マスタ２３はＳＣＳ　Ｉバス上のａｔに対して
ポーリングを行ない、応答を受け取ったアドレスのマッ
プを作成する。これは物理的アドレスを有している装置
を識別する。マスタは記憶装置に論理マップを構築し、
ＳＣＳＩバス上の構成不能装置専用のすべてのアドレス
を識別できる。それゆえ、マスタが構成不能な装置アド
レスと競合するアドレスを割当てようと試みることはな
い。
ここで第３図に戻ると、各構成可能装置２５とマスタ装
ｉａＥ２３の詳細なアーキテクチャ上の構成が示されて
いる。マスタ装置２３はｓｃｓ　ｒ制御装置５０及び構
成制御装置５ｔを有するように編成されたプロセッサを
含んでいる。ＳＣＳ　Ｉ制御装置は通常のプロトコルを
備えており、標準ＳＣＳＩバス構造１０とインタフェー
スしている。構成制御装置もプロセッサに含まれており
、第１表に示したプ゛ロトコルをもたらす。
マスタ装置２３は端子３８及び３９、ならびに４０及び
４１の各対に接続されたドライバ／レシーバ５４を含ん
でいる。ドライバ／レシーバ５４は第１表の構成の各種
のコマンドを、それぞれの端子４０及び４１ならびに３
８及び３９に印加し、構成方向ＡまたはＢにある装置を
構成する。まず、ＳＣＳ　Ｉ制御装置５０は構成に先立
って、ＳＣＳＩデータ・バス上のすべての装置にポーリ
ングを行なうと同時に、リセット線Ｒを活動化する。い
ずれの構成可能装置もポーリング手順から除外され、ア
ドレス割当てができないすべての装置の識別子がメモリ
５７に記憶されるようにする。
構成ルーチンが進行すると、構成制御装置５１はアドレ
スを連続的に、あるいは他の任意の順序で、一方の方向
に接続された装置に対して出し始めることができるよう
になる。メモリ５７は、割当て可能なアドレスを有して
いないマップされた装置のアドレスが別の装置に割り当
てられることを防止する。
割当て可能装置２５も、ＳＣＳＩデータ・バスで通信を
行なうための標準ｓｃｓ　ｒ制御装置及び構成プロトコ
ル制御装置を含むプロセッサ６０を有するものとして示
されている。プロセッサ６０はまず活動化されているリ
セット線の検出時に、スイッチ６２を開き、端子４２及
び４３、ならびに４８及び４６の対が分離されるように
する。装置２５に電力が供給されていない場合には、ス
イッチ６２は閉じたままとなり、したがって電源が入っ
ていると思われる下流の装置で構成を行なうことが可能
となる。構成スイッチ６２を常態的に閏とし、装ｆｌｌ
Ｅ　２　５のいかなる誤動作も後続の装置の構成を妨げ
ないようにできる。
ドライバ／レシーバ５８及び５９をプロセッサ６０によ
って走査し、何らかの特定の論理状態が存在しているこ
とを決定する。端子４２、４３または４Ｂ、４８の対の
一方で、論理状態が検幽されると、これらの端子は入力
端子と指定されるとともに、残りの端子はその装置の出
力端子となる。
プロセッサ６０の構成プロトコルは第１表の割当”Ｃコ
マンドを復号し、続いてマスタ装置２３によってＳＣＳ
　Ｉデータ・バスに印加される。アドレスを読み取る。
アドレスの復号、及びプロセッサ６０の、構成プロトコ
ルへの記憶に成功すると、ドライバ／レシーバ５８は第
ｌ表の受け入れ確認コードを端子４２及び４３に供給で
きる。それゆえ、マスタ２３は同様に、このコードの存
在を読み取り、割当てが成功したことを知ることができ
る。
プロセッサ６０の構成プロトコルはその後、スイッチ６
２を閉じ、マスタ２３が出した他のコマンドを方向Ｂに
ある他の装置へ伝搬できるようになる。
このシーケンスは同じ方向にあるすべての装置が構成さ
れ、受け入れ確認応答をマスタ装置２３がもう受け取ら
なくなるまで繰り返される。すべての装置の構成に引き
続き、構成されたアドレスではなく、装置の物理的アド
レスに復帰するための新しいコマンドを各装置に対して
出すことが可能である。これは割当てられたＩＤをｓｃ
ｓ　ｉデータ・バスに伝送すると同時に、第１表に示さ
れていない未構成状態復帰コマンドを印加するという形
態となる。それゆえ、それ自身のアドレスがＳＣＳＩデ
ータ・バスにある装置は、装置のスイッチマタはジャン
バ・ワイヤによって横成された物理的アドレスへ復帰す
ることになる。
Ｆ．発明の効果 ＳＣＳ　Ｉデータ・バス１０を周辺装置に接続するのに
使用される装置インタフェースが、割当てアドレス機能
をとのよウに組み込むかを示した。
これは、プロセッサが適切なアドレスをすべての装置に
割当てることを可能とする。割当てを行なえない場合で
も、装置はその物理的に設定されたアドレスを使用して
、ＳＣＳＩデータ・バスに関与することができる。
【図面の簡単な説明】
第ｌ図は、中央処理装置への周辺装置の接続にｓｃｓ　
ｒバス１０を使用する方法を示すブロック図である。 第２図は、各装置にアドレスを割り当てるための装置の
間の構成バスの接続を示すブロック図である。 第３図は、データを割り当てるためのマスタとシテ働＜
各インタフェース装置のアーキテクチャ、ならびにアド
レスが割り当て可能な装置のアーキテクチャのブロック
図である。

Claims (11)

    【特許請求の範囲】
  1. （１）ＳＣＳＩバスで相互接続された複数の周辺装置に
    アドレスを割り当てるシステムであって、前記ＳＣＳＩ
    バスに接続され、それぞれ標準ＳＣＳＩプロトコルを用
    いて通信を行なえる複数の構成可能装置と、 各構成可能装置に構成コマンドを順次に伝送するととも
    に、当該装置のための一意的なアドレスを前記ＳＣＳＩ
    バス上に出力し、さらにアドレス割当ての間前記ＳＣＳ
    Ｉバス上にビジー信号を出力するマスタ装置とを具備し
    、 前記構成可能装置のそれぞれは、 アドレス割当てコマンドの伝搬のために隣接装置に接続
    された構成入力端子及び出力端子と、以前に割り当てら
    れたアドレスを除去するための信号を受け取るリセット
    入力と、 前記構成入力端子に入力された構成コマンド及び前記Ｓ
    ＣＳＩバス上のアドレスを受け取り、それに対する受け
    入れ応答または拒否応答を出力するとともに、あとで該
    アドレスを前記ＳＣＳＩバスに出力する処理手段と、 アドレス割当て後に前記構成入力端子を前記構成出力端
    子に接続するスイッチ手段と、 を含んでいるアドレス割当てシステム。
  2. （２）前記ＳＣＳＩバスに接続された第２のマスタ装置
    をさらに包含しており、各マスタ装置はいずれが主装置
    となり、いずれが２次バックアップ装置となるかを決定
    するための異なる優先順位を有している、特許請求の範
    囲第１項記載のシステム。
  3. （３）前記マスタ装置がさらに割当てに利用できるアド
    レスを記憶するためのメモリ・マップを包含している、
    特許請求の範囲第１項記載のシステム。
  4. （４）前記マスタ装置が前記ＳＣＳＩバス上にポーリン
    グ・コマンドを発生させて、前記ＳＣＳＩバス上に、割
    当て不能な固定アドレスを有する装置があるかどうかを
    判定し、該割当て不能装置のアドレスをメモリ・マップ
    から除去する、特許請求の範囲第３項記載のシステム。
  5. （５）前記マスタ装置が構成入出力端子の第１及び第２
    のセットを含んでおり、構成可能装置の第１及び第２グ
    ループとの第１及び第２の連鎖接続を形成する、特許請
    求の範囲第１項記載のシステム。
  6. （６）各構成可能装置が前記入力及び出力端子を形成す
    る第１及び第２端子を有しており、該端子の各々がコマ
    ンドの存在を検知し、構成コマンドを受け取る端子を入
    力端子として、また他の端子を出力端子として構成する
    手段を含んでいる、特許請求の範囲第５項記載のシステ
    ム。
  7. （７）ＳＣＳＩバスに接続された複数の構成可能装置に
    アドレスを割り当てる方法であって、 マスタ装置から、前記ＳＣＳＩバスにビジー状態を発生
    させ、 前記マスタ装置から、前記ＳＣＳＩバスに接続された構
    成可能装置の入力端子に構成コマンドを、また該コマン
    ドに関連する割り当てられたアドレスを前記ＳＣＳＩバ
    ス上で伝送し、 前記構成可能装置の最初のものにおいて、その第１構成
    端子上で、前記構成コマンドの最初のものを受け取り、
    前記ＳＣＳＩバスから前記最初の構成可能装置に対する
    アドレスを受け取り、該アドレスを前記最初の構成可能
    装置のアドレスとして記憶し、 前記最初の構成可能装置で受け取った第２の構成コマン
    ドを隣接する構成可能装置に送り、前記隣接構成可能装
    置において、前記第２の構成コマンドのデータの最初の
    ものを受け取り、前記ＳＣＳＩバス上の関連アドレスを
    当該隣接構成可能装置のアドレスとして記憶し、 ３番目以降に受け取った構成コマンドを他の構成可能装
    置に送り、これによって前記コマンドの各々に関連した
    アドレスが前記ＳＣＳＩバス上で伝送され、かつ各構成
    可能装置に入力される、アドレス割当て方法。
  8. （８）各構成可能装置において、前記アドレス割当てが
    受け入れられたことを前記マスタ装置に通知する受け入
    れ応答信号を前記入力端子上に発生させることをさらに
    包含している、特許請求の範囲第７項記載の構成可能装
    置にアドレスを割り当てる方法。
  9. （９）前記受け入れ応答信号が発生されたときに、前記
    構成可能装置が受け取ったアドレスを前記構成可能装置
    から前記ＳＣＳＩバスへ出力することをさらに包含して
    いる、特許請求の範囲第８項記載の方法。
  10. （１０）前記マスタ装置から、アドレスが割り当てるこ
    とができない前記ＳＣＳＩバス上のすべての装置に対し
    て、ポーリング・コマンドを発生し、ポーリングされた
    装置のアドレスを割当て不能なアドレスとして記憶する
    ことをさらに包含している、特許請求の範囲第８項記載
    の方法。
  11. （１１）アドレス割当てを開始する前に、前記構成可能
    装置のすベてに対するリセットを開始することをさらに
    包含している、特許請求の範囲第７項記載の方法。
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