JPH0329068A - 並列データ処理方式 - Google Patents
並列データ処理方式Info
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- JPH0329068A JPH0329068A JP1165025A JP16502589A JPH0329068A JP H0329068 A JPH0329068 A JP H0329068A JP 1165025 A JP1165025 A JP 1165025A JP 16502589 A JP16502589 A JP 16502589A JP H0329068 A JPH0329068 A JP H0329068A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、一つの制御部の制御のもと，複数の同一型
の基本演算要素（以後、ＰＥと呼ぶ）が同一動作を行う
Ｓ Ｉ Ｍ Ｄ （Ｓｉｎｇｌｅ−Ｉｎｓｔｒｕｃｔｉ
ｏｎ−Ｍｕｌｔｉ−Ｄａｔａ ｓｔｒｅａｍ）型の並列
データ処理装置において，浮動小数点演算を実行するた
めの処理方式に関するものである． ［従来の技術］ この種の並列データ処理装置は、第１１図に示すように
一つの制御部１３により制御される演算部１４を有し、
この演算部１４は複数の同一型のＰＥＩにより構成され
ている．全てのＰＥＩは制御部１３の制御のもと同一動
作を行う．なお、各ＰＥＩ間のデータ転送に関する接続
方式については，ここでは特に限定しない． 第１２図は，文献，κ．Ｅ．Ｂａｔｃｈｅｒ ”Ｄｅ
ｓｉｇｎ ｏｆａ Ｍａｓｓｉｖｅｌｙ Ｐａｒａｌｌ
ｅｌ Ｐｒｏｃｅｓｓｏｒ ’ ， ＩＥＥＥＴｒ
ａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒｓ，Ｖ
ｏｌ．Ｃ−２９，Ｎｏ．９，Ｓｅｐ．１９８０，ｐｐ．
８３６−８４０に示された従来の並列データ処理装置の
一つのＰＥの内部構成を示すブロック図である．図にお
いて、■５〜２０は各々データを保持する１ビットレジ
スタであり、１５はＡレジスタ，１６はＢレジスタ、１
７はＣレジスタ、１８はＰレジスタ、１９はＧレジスタ
、２０はＳレジスタである。２１は任意ビット長のシフ
トレジスタ、２２はｌビット全加算器，２３はデータバ
ス、２４はメモリである． 次に動作について説明する．Ａレジスタ１５，Ｐレジス
タ１８及びＣレジスタ１７の値は、１ビット全加算器２
２によって加算され、その結果の和はＢレジスタ１６に
，桁上げ（キャリー）はＣレジスタｌ９に格納される．
また、場合によっては、シフトレジスタ２１によりＢレ
ジスタ１６の値がシフトされＡレジスタ１５に格納され
る。
の基本演算要素（以後、ＰＥと呼ぶ）が同一動作を行う
Ｓ Ｉ Ｍ Ｄ （Ｓｉｎｇｌｅ−Ｉｎｓｔｒｕｃｔｉ
ｏｎ−Ｍｕｌｔｉ−Ｄａｔａ ｓｔｒｅａｍ）型の並列
データ処理装置において，浮動小数点演算を実行するた
めの処理方式に関するものである． ［従来の技術］ この種の並列データ処理装置は、第１１図に示すように
一つの制御部１３により制御される演算部１４を有し、
この演算部１４は複数の同一型のＰＥＩにより構成され
ている．全てのＰＥＩは制御部１３の制御のもと同一動
作を行う．なお、各ＰＥＩ間のデータ転送に関する接続
方式については，ここでは特に限定しない． 第１２図は，文献，κ．Ｅ．Ｂａｔｃｈｅｒ ”Ｄｅ
ｓｉｇｎ ｏｆａ Ｍａｓｓｉｖｅｌｙ Ｐａｒａｌｌ
ｅｌ Ｐｒｏｃｅｓｓｏｒ ’ ， ＩＥＥＥＴｒ
ａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒｓ，Ｖ
ｏｌ．Ｃ−２９，Ｎｏ．９，Ｓｅｐ．１９８０，ｐｐ．
８３６−８４０に示された従来の並列データ処理装置の
一つのＰＥの内部構成を示すブロック図である．図にお
いて、■５〜２０は各々データを保持する１ビットレジ
スタであり、１５はＡレジスタ，１６はＢレジスタ、１
７はＣレジスタ、１８はＰレジスタ、１９はＧレジスタ
、２０はＳレジスタである。２１は任意ビット長のシフ
トレジスタ、２２はｌビット全加算器，２３はデータバ
ス、２４はメモリである． 次に動作について説明する．Ａレジスタ１５，Ｐレジス
タ１８及びＣレジスタ１７の値は、１ビット全加算器２
２によって加算され、その結果の和はＢレジスタ１６に
，桁上げ（キャリー）はＣレジスタｌ９に格納される．
また、場合によっては、シフトレジスタ２１によりＢレ
ジスタ１６の値がシフトされＡレジスタ１５に格納され
る。
第１１図に示したように、一般に各ＰＥＩは２次元格子
状に接続されており、これらＰＥＩ間のデータ転送はＰ
レジスタ１８により行われる．Ｇレジスタ１９は，Ｐレ
ジスタ１８との値の一致，不一致が検査され、その結果
がデータバス２３に送られる．メモリ２４とのデータの
やりとりはデータバス２３を使用して行われる．また、
外部とのデータの入出力は各ＰＥＩのＳレジスタ２０を
通して行われる． 各ＰＥＩの制御は一つの制御部１３から与えられる制御
信号により行われるため、全てのＰＥＩは同一動作をす
る．各ＰＥＩ単位に異なった処理（浮動小数点加減算に
おける桁合せのためのデータシフトや正規化のためのデ
ータシフトは，データの値によりシフト量が異なる）を
行うには、シフトレジスタ２ｌを用いて各ＰＥＩ単位の
シフト量を変える． ［発明が解決しようとする課題］ 従来の並列データ処理装置は以上のように構成されてい
るので、浮動小数点加減算の桁合せや正規化などのよう
にデータによりその動作を変更させる場合には、シフト
レジスタ２１を用いる以外に方法がなく、その処理に非
常に時間がかかっていた． この発明は上記のような課題を解消するためになされた
もので，各ＰＥにおける浮動小数点演算を高速に処理す
ることができる並列データ処理方式を得ることを目的と
する。
状に接続されており、これらＰＥＩ間のデータ転送はＰ
レジスタ１８により行われる．Ｇレジスタ１９は，Ｐレ
ジスタ１８との値の一致，不一致が検査され、その結果
がデータバス２３に送られる．メモリ２４とのデータの
やりとりはデータバス２３を使用して行われる．また、
外部とのデータの入出力は各ＰＥＩのＳレジスタ２０を
通して行われる． 各ＰＥＩの制御は一つの制御部１３から与えられる制御
信号により行われるため、全てのＰＥＩは同一動作をす
る．各ＰＥＩ単位に異なった処理（浮動小数点加減算に
おける桁合せのためのデータシフトや正規化のためのデ
ータシフトは，データの値によりシフト量が異なる）を
行うには、シフトレジスタ２ｌを用いて各ＰＥＩ単位の
シフト量を変える． ［発明が解決しようとする課題］ 従来の並列データ処理装置は以上のように構成されてい
るので、浮動小数点加減算の桁合せや正規化などのよう
にデータによりその動作を変更させる場合には、シフト
レジスタ２１を用いる以外に方法がなく、その処理に非
常に時間がかかっていた． この発明は上記のような課題を解消するためになされた
もので，各ＰＥにおける浮動小数点演算を高速に処理す
ることができる並列データ処理方式を得ることを目的と
する。
［課題を解決するための手段］
この発明に係る並列データ処理方式は，各ＰＥ内に、ア
ドレス指定可能なレジスタファイルと，このレジスタフ
ァイルへのアドレスを各ＰＥ毎に定めるためのアドレス
レジスタと、各ＰＥ内の状態を表すための２ビットのフ
ラグレジスタと，上記アドレスレジスタの値が′Ｏ′で
あるか否かを判定し，“０′のとき上記フラグレジスタ
のｔビットの値を反転する判定回路と、」二記フラグレ
ジスタの各値に基づき、上記アドレスレジスタの値によ
りレジスタファイルから読み出されたデータをそのまま
出力するか，その各ビットを反転して出力するか，ある
いは全ビットａ Ｏ ｔの値か全ビット‘１’の値を出
力するかを選択するセレクタと、外部から入力されたア
ドレスによりレジスタファイルから読み出されたデータ
と上記セレクタを介したデータを人力する演算回路とを
備え、各ＰＥにおける浮動小数点加減算においてオペラ
ンドの指数部の値が異なる場合に，その差に基づく値を
上記アドレスレジスタに格納し、指数部の値が小さいオ
ペランドの仮数部の値を指数部の値が大きいオペランド
に合わせてレジスタファイルから読み出すことにより、
各ＰＥにおけるデータにより上記レジスタファイルから
読み出すアドレスの異なる桁合せ処理を実行し、また浮
動小数点演算においてオペランドの仮数部の上位にｔ
Ｏ ｙのＨｊがある場合に、その数に基づく値を上記ア
ドレスレジスタに格納し、仮数部の′０″でない最上位
の桁よりレジスタファイルから読み出すことにより、各
ＰＥにおけるデータにより上記レジスタファイルから読
み出すアドレスの異なる正規化処理を実行するようにし
たものである．［作用］ この発明における並列データ処理方式は、各ＰＥ内にお
いて上記各手段を用いることにより，浮動小数点加減算
においては、指数部の値が小さいオペランドの仮数部の
値を指数部の値が大きいオペランドに合わせて取り出す
ことによって、各ＰＥ内における桁合わせ処理を高速に
実行でき，また浮動小数点演算においては、仮数部の最
上位にある‘０’の桁を取り除いて゛Ｏ′でない最上位
の桁から取り出すことによって，各ＰＥにおける正規化
処理を高速に実行する。
ドレス指定可能なレジスタファイルと，このレジスタフ
ァイルへのアドレスを各ＰＥ毎に定めるためのアドレス
レジスタと、各ＰＥ内の状態を表すための２ビットのフ
ラグレジスタと，上記アドレスレジスタの値が′Ｏ′で
あるか否かを判定し，“０′のとき上記フラグレジスタ
のｔビットの値を反転する判定回路と、」二記フラグレ
ジスタの各値に基づき、上記アドレスレジスタの値によ
りレジスタファイルから読み出されたデータをそのまま
出力するか，その各ビットを反転して出力するか，ある
いは全ビットａ Ｏ ｔの値か全ビット‘１’の値を出
力するかを選択するセレクタと、外部から入力されたア
ドレスによりレジスタファイルから読み出されたデータ
と上記セレクタを介したデータを人力する演算回路とを
備え、各ＰＥにおける浮動小数点加減算においてオペラ
ンドの指数部の値が異なる場合に，その差に基づく値を
上記アドレスレジスタに格納し、指数部の値が小さいオ
ペランドの仮数部の値を指数部の値が大きいオペランド
に合わせてレジスタファイルから読み出すことにより、
各ＰＥにおけるデータにより上記レジスタファイルから
読み出すアドレスの異なる桁合せ処理を実行し、また浮
動小数点演算においてオペランドの仮数部の上位にｔ
Ｏ ｙのＨｊがある場合に、その数に基づく値を上記ア
ドレスレジスタに格納し、仮数部の′０″でない最上位
の桁よりレジスタファイルから読み出すことにより、各
ＰＥにおけるデータにより上記レジスタファイルから読
み出すアドレスの異なる正規化処理を実行するようにし
たものである．［作用］ この発明における並列データ処理方式は、各ＰＥ内にお
いて上記各手段を用いることにより，浮動小数点加減算
においては、指数部の値が小さいオペランドの仮数部の
値を指数部の値が大きいオペランドに合わせて取り出す
ことによって、各ＰＥ内における桁合わせ処理を高速に
実行でき，また浮動小数点演算においては、仮数部の最
上位にある‘０’の桁を取り除いて゛Ｏ′でない最上位
の桁から取り出すことによって，各ＰＥにおける正規化
処理を高速に実行する。
［実施例］
以下、この発明の一実施例を図について説明する。なお
、全体構成は前記第１１図に示したものと同様である。
、全体構成は前記第１１図に示したものと同様である。
第１図は、実施例における各ＰＥＩの内部構成を示すブ
ロック図である。図において、２はアドレス指定が可能
なレジスタファイルであり、例えば第２図に示すような
４ビットＸ３２ワード構成から成る（ただし、第２図で
はアドレスを１６進表示で示す）。このレジスタファイ
ル２は，外部から与えられるアドレスにより、そのアド
レスに対応する値の読み書きが可能である．更に，読み
出しにおいては、同時に与えられた２つのアドレスに対
して各々に対応する値を同時に読み出せるもので、また
，書き込みに対しても同じく与えられたアドレスに対し
て読み出しと同時に書き込みができるものである。第１
図においては，Ｗき込みアドレスは外部から与えられた
ＡＲＡにより、読み出しは同じ＜ＡＲＢと，ＡＲＣ又は
後述のアドレスレジスタ６の値をセレクタ７により選択
したものにより行われる．３．４は上記レジスタファイ
ル２から同時に読み出された２つの値を各々格納するＲ
ＢレジスタとＲＣレジスタ，５はレジスタファイル２に
書き込む値を格納するＲＡレジスタである．レジスタフ
ァイル２が第２図に示す構或から成る場合には、上記Ｒ
Ａレジスタ５，ＲＢレジスタ３，ＲＣレジスタ４は全て
４ビット幅のレジスタとなる．６はレジスタファイル２
からＲＣレジスタ４に読み出す値のアドレスを各ＰＥ単
位に定める場合に使用するアドレスレジスタであり、第
２図に示すレジスタファイル２を使用するときには５ビ
ットレジスタとなる．７はＲＣレジスタ４に読み出す値
を定めるアドレスを外部からのアドレスＡＲＣとアドレ
スレジスタ６の値から選択するセレクタ、８はアドレス
レジスタ６の内容を＋１あるいは−１して再びアドレス
レジスタ６に戻す機能と，アドレスレジスタ６の値を判
定し、もしその値がｉ ０ ＋ならば後述のフラグレジ
スタ９のフラグＦ１を１１′とする機能を有する判定回
路、９は後述のセレクタ１０の制御信号を与えるための
フラグＦ１とフラグＦ２を有する２ビットのフラグレジ
スタ、１０は後述するＡＬＵ１２の一方のデータ入力を
定めるためのセレクタであり、候補としては、ＲＣレジ
スタ４の値，その各ビットをノットゲート１１を介して
反転した値，全ビットがオールＩ Ｏ ＋及びオール′
１′の４通りがある．このセレクタ１０の制御は、第３
図に示す真理値表に基づき」二記フラグレジスタ９のフ
ラグＦ１，フラグＦ２により行われる．１２はＡＬＵ
（算術論理演算回路）であり，入力されたデータに対し
加算，減算，論理演算などを実行する．第２図に示した
レジスタファイル２を使用する場合には４ビットＡ Ｌ
Ｕとなる．以上のように構成された並列データ処理装
置の各ＰＥＩの動作について以下詳細に説明する．先ず
初めに，本実施例で用いる浮動小数点数の形式を第４図
に示す。全体は３２ビット幅であり、最上位から順に，
仮数部の符号（Ｓ；１ビット），指数部（Ｅ；７ビット
），仮数部（Ｍ；２４ビット）とする．指数部には実際
の値に６４の重みをつけ、仮数部は絶対値表現とし，基
数は１６とする．これにより、第４図に示される浮動小
数点数の値Ｎは Ｎ＝ＭＸ １ ６”−′４’ となる． 本発明では，データ毎にシフト量の異なる浮動小数点加
減算における桁合せ処理及び正規化処理をＳＩＭＤ型の
並列データ処理装置で高速に行うことを特徴とするため
、以下、桁合せ処理と正規化処理を別々に説明する． （り桁合せ処理 ２つの浮動小数点数どうしを加算，あるいは減算する場
合には，各々の指数部の値が等しくなるように仮数部を
桁合せする必要がある（第５図参照）．この桁合せを行
うため，２つの数の指数部の差に応じて一方の数の仮数
部をシフトして演算を行わなければならない．従来のＳ
ＩＭＤ型の並列データ処理装置は、この処理ができない
か，あるいはシフトレジスタ２１を用いて各データのシ
フト動作を行わなければならなかった．本発明において
は次のようにする。今、加算（減算）すべき２つの数の
仮数部を第６図（ｂｌに示すように．ＸＯ”Ｘ５，ＹＯ
”Ｙ５ （Ｘｉ，Ｙｉは各々４ビットの数）と表わす．
この仮数部のうち、その指数部が小さい方の値（シフト
の対象となる値）を同図ｔａ＋に示すようにレジスタフ
ァイル２のアドレス‘０’から′５′に順に格納する．
もう一方の仮数部はレジスタファイル２の他の領域に格
納する（ここではアドレス′ＩＡ′〜″ＩＦ’ とした
）．また、両者の指数部の差を２とする．すると基数が
１６である点から，これら２つの仮数部の加算は、第６
図（ｂｌに示すようにＹＯ−Ｙ５の数の上位に８ビット
の′Ｏ ｅ を付け加えて全体を８ビット右シフトして
おき、加算することになる．加算はＸ５＋Ｙ３の桁から
始めて最上位まで行えばよい． シフトする必要のない数（この場合はＸＯからＸ５で表
わされる値）は順に下位から加算を施せばよいため、第
１図に示す外部からのアドレスＡＲＢにより、レジスタ
ファイル２からＲＢレジスタ３にその４ビット毎を下位
から順に読み出し，ＡＬｔＪ１２に送る．シフトされる
数（この場合はＹＯ−Ｙ５）は，先ず２つの数の指数部
の差から加算を開始する桁のアドレスを計算しておき，
これをアドレスレジスタ６に格納し、この値によりレジ
スタファイル２からＲＣレジスタ４に読み出す．第６図
の例では、最初にアドレスレジスタ６に格納される値は
Ｙ３に対応するアドレスである′３′となる．以下，ア
ドレスレジスタ６の値は判定回路８により１ずつ減らさ
れていき、順にその値がＲＣレジスタ４に読み出す値の
アドレスとして使用される． 第７図にこの処理のタイムチャートを示す．なお，フラ
グレジスタ９の各フラグＦｌ，Ｆ２は同図に示すように
各々ｔ Ｏ ＋ に初期設定されており，セレクタ１０
は第３図からＲＣレジスタ４の？を選択するように設定
されている。上述したように、ｔ＝１においては、ＲＢ
レジスタ３に読み出すアドレス，すなわちＡＲＢが’Ｉ
Ｆ’ ．ＲＣレジスタ４に読み出すアドレス，すなわち
アドレスレジスタ６の値が１３′であり、この結果，両
レジスタ３，４には各々Ｘ５，Ｙ３が読み出され、ｔ＝
２においてＸ５＋Ｙ３がＡＬＵ１２で実行される．以下
順に、ｔ＝３でＸ ４ ＋ Ｙ ２ ，ｔ＝４でＸ３＋
Ｙ１が行われる．ところで、このｔ＝４においてアドレ
スレジスタ６の値がＩ ■ Ｐとなる．この結果、判定
回路８によりこれが検知され，フラグレジ．スタ９のフ
ラグＦｌの値がＪ Ｏ ｌ→′１′へと変化する．すな
わち、セレクタ１０が今までＲＣレジスタ４の値を選択
してＡＬＵ１２に送っていたものが、全ビット′Ｏ ｊ
の値を選択することになる．これにより，アドレスレジ
スタ６の値が“０′から更に１ずつ減算されて’ＩＦ”
ＩＥ’， ・・・のアドレスで示される値がＲＣレジ
スタ４に読み出されても、ＡＬＵ１２には全ビットｔ
Ｏ ｐの値が送られることになる．このため，ＡＬＵ１
２での加算はｔ＝５でＸ２＋ＹＯが行われた後，ｔ＝６
でＸ１＋’０’ ，ｔ＝７でｘｏ＋ ’ｏ’ となり、
第６図で示したＹＯ−Ｙ５の上位に‘０’をつめた数の
加算が実行される． 減算の場合には、セレクタ１０がＲＣレジスタ４の値を
反転した値（１の補数）をＡＬＵ１２に送るようにする
ために、第３図からフラグレジスタ９の各フラグＦｌ，
Ｆ２が各々ＪＱ＃，ＪＰに設定されているので．アドレ
スレジスタ６の値が‘０’になってフラグＦ１が″０′
→′１′に変化することにより、セレクタ１０では全ビ
ット′Ｊ″が選択され、第５図（′ｂ）に示す減算が実
行される． （２）正規化処理 基数が１６の浮動小数点数の正規化処理とは、第８図に
示すように仮数部の上位の４ビット単位の′Ｏ′を取り
除き、左シフトして下位ビットに“０′づめすることを
指す（この場合、シフト量だけ指数部を更新する必要が
ある）． この正規化処理もデータによりそのシフト量が変わるた
め、ＳＩＭＤ型の並列データ処理装置の不得意とすると
ころである． 本発明においては次のようにする．今、正規化すべき浮
動小数点数の仮数部を、第９図へ｝に示すように上位４
ビットがｔ Ｏ ｐで以下Ｚ Ｏ − ７． ４で表わ
されるものとする．先ず、対象となる仮数部を同図（ａ
ｌに示すようにレジスタファイル２のアドレス′ＩＡ′
〜′ＩＦ′に格納する．アドレスレジスタ６には、予め
’ＩＡ″〜゛ＩＦ′に格納された仮数部の上位にある４
ビット単位の゛０′を検索し，全ての４ビットが゛Ｏ″
でない最上位のアドレス（第９図ｔａ＋では’ＩＢ’）
を格納しておく．その後、アドレスレジスタ６で示され
るアドレスによりレジスタファイル２の値をＲＣレジス
タ４に読み出し、ＡＬＵ１２，ＲＡレジスタ５経出でレ
ジスタファイル２の結果を格納する領域に送る．なお、
アドレスレジスタ６の値は判定回路８により順に１ずつ
加算され、Ｒ Ｂレジスタ３側のＡＬＵ１２人力は‘０
’とする． この処理のタイムチャートを第ｌＯ図に示す．なお、フ
ラグレジスタ９の各フラグＦｌ，Ｆ２は同図に示すよう
に各々ｔ Ｏ ｙに初期設定されており、セレクタ１０
はＲＣレジスタ４の値を選択するように設定されている
．ｔ＝１では、アドレスレジスタ６の値が′ＩＢ′であ
り、レジスタファイル２からＺＯがＲＣレジスタ４に読
み出され，ｔ＝２においてＡＬＵ１２より出力される．
以下，ｔ＝３．４，５．６では各々Ｚｌ，Ｚ２，Ｚ３，
Ｚ４が出力される．また、ｔ＝６においてはアドレスレ
ジスタ６の値がｔ Ｏ ｊ となる．このため，前記桁
合せ処理の項で述べたのと同様にフラグレジスタ９のフ
ラグＦ１が‘０’→′１′となり，これ以降はＡＬＵ１
２の入力が全ビット‘０’ となる。よって、ＡＬＵ１
２の出力も″Ｏｌとなり，第９図山）に示すように，Ｚ
Ｏ〜Ｚ４の下位に４ビット単位のｔ Ｏ ｔが必要な数
だけ付け加えられる． 以上述べた方式により、桁合せ処理，正規化処理がＳＩ
ＭＤ型の並列データ処理装置においても効率よく高速に
実行される。
ロック図である。図において、２はアドレス指定が可能
なレジスタファイルであり、例えば第２図に示すような
４ビットＸ３２ワード構成から成る（ただし、第２図で
はアドレスを１６進表示で示す）。このレジスタファイ
ル２は，外部から与えられるアドレスにより、そのアド
レスに対応する値の読み書きが可能である．更に，読み
出しにおいては、同時に与えられた２つのアドレスに対
して各々に対応する値を同時に読み出せるもので、また
，書き込みに対しても同じく与えられたアドレスに対し
て読み出しと同時に書き込みができるものである。第１
図においては，Ｗき込みアドレスは外部から与えられた
ＡＲＡにより、読み出しは同じ＜ＡＲＢと，ＡＲＣ又は
後述のアドレスレジスタ６の値をセレクタ７により選択
したものにより行われる．３．４は上記レジスタファイ
ル２から同時に読み出された２つの値を各々格納するＲ
ＢレジスタとＲＣレジスタ，５はレジスタファイル２に
書き込む値を格納するＲＡレジスタである．レジスタフ
ァイル２が第２図に示す構或から成る場合には、上記Ｒ
Ａレジスタ５，ＲＢレジスタ３，ＲＣレジスタ４は全て
４ビット幅のレジスタとなる．６はレジスタファイル２
からＲＣレジスタ４に読み出す値のアドレスを各ＰＥ単
位に定める場合に使用するアドレスレジスタであり、第
２図に示すレジスタファイル２を使用するときには５ビ
ットレジスタとなる．７はＲＣレジスタ４に読み出す値
を定めるアドレスを外部からのアドレスＡＲＣとアドレ
スレジスタ６の値から選択するセレクタ、８はアドレス
レジスタ６の内容を＋１あるいは−１して再びアドレス
レジスタ６に戻す機能と，アドレスレジスタ６の値を判
定し、もしその値がｉ ０ ＋ならば後述のフラグレジ
スタ９のフラグＦ１を１１′とする機能を有する判定回
路、９は後述のセレクタ１０の制御信号を与えるための
フラグＦ１とフラグＦ２を有する２ビットのフラグレジ
スタ、１０は後述するＡＬＵ１２の一方のデータ入力を
定めるためのセレクタであり、候補としては、ＲＣレジ
スタ４の値，その各ビットをノットゲート１１を介して
反転した値，全ビットがオールＩ Ｏ ＋及びオール′
１′の４通りがある．このセレクタ１０の制御は、第３
図に示す真理値表に基づき」二記フラグレジスタ９のフ
ラグＦ１，フラグＦ２により行われる．１２はＡＬＵ
（算術論理演算回路）であり，入力されたデータに対し
加算，減算，論理演算などを実行する．第２図に示した
レジスタファイル２を使用する場合には４ビットＡ Ｌ
Ｕとなる．以上のように構成された並列データ処理装
置の各ＰＥＩの動作について以下詳細に説明する．先ず
初めに，本実施例で用いる浮動小数点数の形式を第４図
に示す。全体は３２ビット幅であり、最上位から順に，
仮数部の符号（Ｓ；１ビット），指数部（Ｅ；７ビット
），仮数部（Ｍ；２４ビット）とする．指数部には実際
の値に６４の重みをつけ、仮数部は絶対値表現とし，基
数は１６とする．これにより、第４図に示される浮動小
数点数の値Ｎは Ｎ＝ＭＸ １ ６”−′４’ となる． 本発明では，データ毎にシフト量の異なる浮動小数点加
減算における桁合せ処理及び正規化処理をＳＩＭＤ型の
並列データ処理装置で高速に行うことを特徴とするため
、以下、桁合せ処理と正規化処理を別々に説明する． （り桁合せ処理 ２つの浮動小数点数どうしを加算，あるいは減算する場
合には，各々の指数部の値が等しくなるように仮数部を
桁合せする必要がある（第５図参照）．この桁合せを行
うため，２つの数の指数部の差に応じて一方の数の仮数
部をシフトして演算を行わなければならない．従来のＳ
ＩＭＤ型の並列データ処理装置は、この処理ができない
か，あるいはシフトレジスタ２１を用いて各データのシ
フト動作を行わなければならなかった．本発明において
は次のようにする。今、加算（減算）すべき２つの数の
仮数部を第６図（ｂｌに示すように．ＸＯ”Ｘ５，ＹＯ
”Ｙ５ （Ｘｉ，Ｙｉは各々４ビットの数）と表わす．
この仮数部のうち、その指数部が小さい方の値（シフト
の対象となる値）を同図ｔａ＋に示すようにレジスタフ
ァイル２のアドレス‘０’から′５′に順に格納する．
もう一方の仮数部はレジスタファイル２の他の領域に格
納する（ここではアドレス′ＩＡ′〜″ＩＦ’ とした
）．また、両者の指数部の差を２とする．すると基数が
１６である点から，これら２つの仮数部の加算は、第６
図（ｂｌに示すようにＹＯ−Ｙ５の数の上位に８ビット
の′Ｏ ｅ を付け加えて全体を８ビット右シフトして
おき、加算することになる．加算はＸ５＋Ｙ３の桁から
始めて最上位まで行えばよい． シフトする必要のない数（この場合はＸＯからＸ５で表
わされる値）は順に下位から加算を施せばよいため、第
１図に示す外部からのアドレスＡＲＢにより、レジスタ
ファイル２からＲＢレジスタ３にその４ビット毎を下位
から順に読み出し，ＡＬｔＪ１２に送る．シフトされる
数（この場合はＹＯ−Ｙ５）は，先ず２つの数の指数部
の差から加算を開始する桁のアドレスを計算しておき，
これをアドレスレジスタ６に格納し、この値によりレジ
スタファイル２からＲＣレジスタ４に読み出す．第６図
の例では、最初にアドレスレジスタ６に格納される値は
Ｙ３に対応するアドレスである′３′となる．以下，ア
ドレスレジスタ６の値は判定回路８により１ずつ減らさ
れていき、順にその値がＲＣレジスタ４に読み出す値の
アドレスとして使用される． 第７図にこの処理のタイムチャートを示す．なお，フラ
グレジスタ９の各フラグＦｌ，Ｆ２は同図に示すように
各々ｔ Ｏ ＋ に初期設定されており，セレクタ１０
は第３図からＲＣレジスタ４の？を選択するように設定
されている。上述したように、ｔ＝１においては、ＲＢ
レジスタ３に読み出すアドレス，すなわちＡＲＢが’Ｉ
Ｆ’ ．ＲＣレジスタ４に読み出すアドレス，すなわち
アドレスレジスタ６の値が１３′であり、この結果，両
レジスタ３，４には各々Ｘ５，Ｙ３が読み出され、ｔ＝
２においてＸ５＋Ｙ３がＡＬＵ１２で実行される．以下
順に、ｔ＝３でＸ ４ ＋ Ｙ ２ ，ｔ＝４でＸ３＋
Ｙ１が行われる．ところで、このｔ＝４においてアドレ
スレジスタ６の値がＩ ■ Ｐとなる．この結果、判定
回路８によりこれが検知され，フラグレジ．スタ９のフ
ラグＦｌの値がＪ Ｏ ｌ→′１′へと変化する．すな
わち、セレクタ１０が今までＲＣレジスタ４の値を選択
してＡＬＵ１２に送っていたものが、全ビット′Ｏ ｊ
の値を選択することになる．これにより，アドレスレジ
スタ６の値が“０′から更に１ずつ減算されて’ＩＦ”
ＩＥ’， ・・・のアドレスで示される値がＲＣレジ
スタ４に読み出されても、ＡＬＵ１２には全ビットｔ
Ｏ ｐの値が送られることになる．このため，ＡＬＵ１
２での加算はｔ＝５でＸ２＋ＹＯが行われた後，ｔ＝６
でＸ１＋’０’ ，ｔ＝７でｘｏ＋ ’ｏ’ となり、
第６図で示したＹＯ−Ｙ５の上位に‘０’をつめた数の
加算が実行される． 減算の場合には、セレクタ１０がＲＣレジスタ４の値を
反転した値（１の補数）をＡＬＵ１２に送るようにする
ために、第３図からフラグレジスタ９の各フラグＦｌ，
Ｆ２が各々ＪＱ＃，ＪＰに設定されているので．アドレ
スレジスタ６の値が‘０’になってフラグＦ１が″０′
→′１′に変化することにより、セレクタ１０では全ビ
ット′Ｊ″が選択され、第５図（′ｂ）に示す減算が実
行される． （２）正規化処理 基数が１６の浮動小数点数の正規化処理とは、第８図に
示すように仮数部の上位の４ビット単位の′Ｏ′を取り
除き、左シフトして下位ビットに“０′づめすることを
指す（この場合、シフト量だけ指数部を更新する必要が
ある）． この正規化処理もデータによりそのシフト量が変わるた
め、ＳＩＭＤ型の並列データ処理装置の不得意とすると
ころである． 本発明においては次のようにする．今、正規化すべき浮
動小数点数の仮数部を、第９図へ｝に示すように上位４
ビットがｔ Ｏ ｐで以下Ｚ Ｏ − ７． ４で表わ
されるものとする．先ず、対象となる仮数部を同図（ａ
ｌに示すようにレジスタファイル２のアドレス′ＩＡ′
〜′ＩＦ′に格納する．アドレスレジスタ６には、予め
’ＩＡ″〜゛ＩＦ′に格納された仮数部の上位にある４
ビット単位の゛０′を検索し，全ての４ビットが゛Ｏ″
でない最上位のアドレス（第９図ｔａ＋では’ＩＢ’）
を格納しておく．その後、アドレスレジスタ６で示され
るアドレスによりレジスタファイル２の値をＲＣレジス
タ４に読み出し、ＡＬＵ１２，ＲＡレジスタ５経出でレ
ジスタファイル２の結果を格納する領域に送る．なお、
アドレスレジスタ６の値は判定回路８により順に１ずつ
加算され、Ｒ Ｂレジスタ３側のＡＬＵ１２人力は‘０
’とする． この処理のタイムチャートを第ｌＯ図に示す．なお、フ
ラグレジスタ９の各フラグＦｌ，Ｆ２は同図に示すよう
に各々ｔ Ｏ ｙに初期設定されており、セレクタ１０
はＲＣレジスタ４の値を選択するように設定されている
．ｔ＝１では、アドレスレジスタ６の値が′ＩＢ′であ
り、レジスタファイル２からＺＯがＲＣレジスタ４に読
み出され，ｔ＝２においてＡＬＵ１２より出力される．
以下，ｔ＝３．４，５．６では各々Ｚｌ，Ｚ２，Ｚ３，
Ｚ４が出力される．また、ｔ＝６においてはアドレスレ
ジスタ６の値がｔ Ｏ ｊ となる．このため，前記桁
合せ処理の項で述べたのと同様にフラグレジスタ９のフ
ラグＦ１が‘０’→′１′となり，これ以降はＡＬＵ１
２の入力が全ビット‘０’ となる。よって、ＡＬＵ１
２の出力も″Ｏｌとなり，第９図山）に示すように，Ｚ
Ｏ〜Ｚ４の下位に４ビット単位のｔ Ｏ ｔが必要な数
だけ付け加えられる． 以上述べた方式により、桁合せ処理，正規化処理がＳＩ
ＭＤ型の並列データ処理装置においても効率よく高速に
実行される。
なお、上記実施例では、第４図に示した浮動小数点数の
形式に従って、その桁合せ処理，正規化処理を行う場合
を示したが、本発明は必ずしもこれに限定されるもので
はない．祥動小数点数における各フィールドのビット幅
は任意に変更してもよい．また、基数は１６の場合を扱
ったが、２の場合でも充分に対応可能である．ただし、
２の基数を用いる場合には、レジスタファイル２，ＡＬ
Ｕ１２などが１ビット幅のデータを扱えるように変更す
る必要がある． ［発明の効果］ 以上のように、この発明によれば，各ＰＥ内に，アドレ
ス指定可能なレジスタファイルと、このレジスタファイ
ルへのアドレスを各ＰＥ毎に定めるためのアドレスレジ
スタと、各ＰＥ内の状態を表すための２ビットのフラグ
レジスタと、上記アドレスレジスタの値がｊ Ｏ ｌで
あるか否かを判定し，′０″のとき上記フラグレジスタ
の１ビットの値を反転する判定回路と，上記フラグレジ
ス夕の各値に基づき、上記アドレスレジスタの値により
レジスタファイルから読み出されたデータをそのまま出
力するか，その各ビットを反転して出力するか，あるい
は全ビットｔ Ｏ ｔの値か全ビットＩｌｌ の値を出
力するかを選択するセレクタと、外部から入力されたア
ドレスによりレジスタファイルから読み出されたデータ
と上記セレクタを介したデータを入力する演算回路とを
備え、各ＰＥにおける浮動小数点加減算においてオペラ
ンドの指数部の値が異なる場合に、その差に基づく値を
上記アドレスレジスタに格納し，指数部の値が小さいオ
ペランドの仮数部の値を指数部の値が大きいオペランド
に合わせてレジスタファイルから読み出すことにより、
各ＰＥにおけるデータにより上記レジスタファイルから
読み出すアドレスの異なる桁合せ処理を実行し，また浮
動小数点演算においてオペランドの仮数部の上位に″Ｏ
′の桁がある場合に、その数に基づく値を上記アドレス
レジスタに格納し，仮数部の‘０’でない最上位の桁よ
りレジスタファイルから読み出すことにより、各ＰＥに
おけるデータにより上記レジスタファイルから読み出す
アドレスの異なる正規化処理を実行するようにしたので
、ＳＩＭＤ型の並列データ処理装置における各ＰＥで浮
動小数点演算の桁合せ処理及び正規化処理が高速に行え
る効果がある。
形式に従って、その桁合せ処理，正規化処理を行う場合
を示したが、本発明は必ずしもこれに限定されるもので
はない．祥動小数点数における各フィールドのビット幅
は任意に変更してもよい．また、基数は１６の場合を扱
ったが、２の場合でも充分に対応可能である．ただし、
２の基数を用いる場合には、レジスタファイル２，ＡＬ
Ｕ１２などが１ビット幅のデータを扱えるように変更す
る必要がある． ［発明の効果］ 以上のように、この発明によれば，各ＰＥ内に，アドレ
ス指定可能なレジスタファイルと、このレジスタファイ
ルへのアドレスを各ＰＥ毎に定めるためのアドレスレジ
スタと、各ＰＥ内の状態を表すための２ビットのフラグ
レジスタと、上記アドレスレジスタの値がｊ Ｏ ｌで
あるか否かを判定し，′０″のとき上記フラグレジスタ
の１ビットの値を反転する判定回路と，上記フラグレジ
ス夕の各値に基づき、上記アドレスレジスタの値により
レジスタファイルから読み出されたデータをそのまま出
力するか，その各ビットを反転して出力するか，あるい
は全ビットｔ Ｏ ｔの値か全ビットＩｌｌ の値を出
力するかを選択するセレクタと、外部から入力されたア
ドレスによりレジスタファイルから読み出されたデータ
と上記セレクタを介したデータを入力する演算回路とを
備え、各ＰＥにおける浮動小数点加減算においてオペラ
ンドの指数部の値が異なる場合に、その差に基づく値を
上記アドレスレジスタに格納し，指数部の値が小さいオ
ペランドの仮数部の値を指数部の値が大きいオペランド
に合わせてレジスタファイルから読み出すことにより、
各ＰＥにおけるデータにより上記レジスタファイルから
読み出すアドレスの異なる桁合せ処理を実行し，また浮
動小数点演算においてオペランドの仮数部の上位に″Ｏ
′の桁がある場合に、その数に基づく値を上記アドレス
レジスタに格納し，仮数部の‘０’でない最上位の桁よ
りレジスタファイルから読み出すことにより、各ＰＥに
おけるデータにより上記レジスタファイルから読み出す
アドレスの異なる正規化処理を実行するようにしたので
、ＳＩＭＤ型の並列データ処理装置における各ＰＥで浮
動小数点演算の桁合せ処理及び正規化処理が高速に行え
る効果がある。
第１図はこの発明の一実施例によるＳＩＭＤ型の並列デ
ータ処理装置における各ＰＥの内部構成を示すブロック
図、第２図は上記各ＰＥ内のレジスタファイルの一構成
例を示す図，第３図は実施例におけるフラグレジスタの
各フラグとその各値によって制御されるセレクタの動作
状態の真理値表を示す図，第４図は実施例で使用した浮
動小数点数の形式を示す図，第５図ｆａ＋，（ｂｌは浮
動小数点加減算における桁合せ処理を示す図、第６図（
ａ），（′ｂ）は実施例において桁合せ処理を行う場合
のレジスタファイル内のデータの位置と加算時の処理を
示す図、第７図は上記桁合せ処理の動作を示すタイムチ
ャート、第８図は浮動小数点数の正規化処理を示す図、
第９図（ａｌ，（ｂ）は実施例において正規化処理を行
う場合のレジスタファイル内のデータの位置とその処理
を示す図、第１０図は上記正規化処理の動作を示すタイ
ムチャート、第１１図はＳＩＭＤ型の並列データ処理装
置の全体構成図、第１２図は従来のＳＩＭＤ型の並列デ
ータ処理装置における各ＰＥの内部構或を示すブロック
図である． １はＰＥ（基本演算要素），２はレジスタファイル、３
はＲＢレジスタ，４はＲＣレジスタ，５はＲＡレジスタ
、６はアドレスレジスタ、７はアドレス切り換え用セレ
クタ、８は判定回路，９はフラグレジスタ、１０はＡＬ
Ｕ入力切り換え用セレクタ，１１はノットゲート、１２
はＡＬＵ （算術論理演算回路）、１３は制御部、１４
は演算部． なお、図中、同一符号は同一，又は相当部分を示す。 ｖ！Ｊ１図 ＡＲＡ ＡＲＢ ＡＲＣ 制原田占号
ータ処理装置における各ＰＥの内部構成を示すブロック
図、第２図は上記各ＰＥ内のレジスタファイルの一構成
例を示す図，第３図は実施例におけるフラグレジスタの
各フラグとその各値によって制御されるセレクタの動作
状態の真理値表を示す図，第４図は実施例で使用した浮
動小数点数の形式を示す図，第５図ｆａ＋，（ｂｌは浮
動小数点加減算における桁合せ処理を示す図、第６図（
ａ），（′ｂ）は実施例において桁合せ処理を行う場合
のレジスタファイル内のデータの位置と加算時の処理を
示す図、第７図は上記桁合せ処理の動作を示すタイムチ
ャート、第８図は浮動小数点数の正規化処理を示す図、
第９図（ａｌ，（ｂ）は実施例において正規化処理を行
う場合のレジスタファイル内のデータの位置とその処理
を示す図、第１０図は上記正規化処理の動作を示すタイ
ムチャート、第１１図はＳＩＭＤ型の並列データ処理装
置の全体構成図、第１２図は従来のＳＩＭＤ型の並列デ
ータ処理装置における各ＰＥの内部構或を示すブロック
図である． １はＰＥ（基本演算要素），２はレジスタファイル、３
はＲＢレジスタ，４はＲＣレジスタ，５はＲＡレジスタ
、６はアドレスレジスタ、７はアドレス切り換え用セレ
クタ、８は判定回路，９はフラグレジスタ、１０はＡＬ
Ｕ入力切り換え用セレクタ，１１はノットゲート、１２
はＡＬＵ （算術論理演算回路）、１３は制御部、１４
は演算部． なお、図中、同一符号は同一，又は相当部分を示す。 ｖ！Ｊ１図 ＡＲＡ ＡＲＢ ＡＲＣ 制原田占号
Claims (1)
- 【特許請求の範囲】 同様に制御される複数の同一型の基本演算要素を有する
並列データ処理装置において、 各基本演算要素内に、アドレス指定可能なレジスタファ
イルと、このレジスタファイルへのアドレスを各基本演
算要素毎に定めるためのアドレスレジスタと、各基本演
算要素内の状態を表すための２ビットのフラグレジスタ
と、上記アドレスレジスタの値が‘０’であるか否かを
判定し、‘０’のとき上記フラグレジスタの１ビットの
値を反転する判定回路と、上記フラグレジスタの各値に
基づき、上記アドレスレジスタの値によりレジスタファ
イルから読み出されたデータをそのまま出力するか、そ
の各ビットを反転して出力するか、あるいは全ビット‘
０’の値か全ビット‘１’の値を出力するかを選択する
セレクタと、外部から入力されたアドレスによりレジス
タファイルから読み出されたデータと上記セレクタを介
したデータを入力する演算回路とを備え、 各基本演算要素における浮動小数点加減算においてオペ
ランドの指数部の値が異なる場合に、その差に基づく値
を上記アドレスレジスタに格納し、指数部の値が小さい
オペランドの仮数部の値を指数部の値が大きいオペラン
ドに合わせてレジスタファイルから読み出すことにより
、各基本演算要素におけるデータにより上記レジスタフ
ァイルから読み出すアドレスの異なる桁合せ処理を実行
し、また浮動小数点演算においてオペランドの仮数部の
上位に‘０’の桁がある場合に、その数に基づく値を上
記アドレスレジスタに格納し、仮数部の‘０’でない最
上位の桁よりレジスタファイルから読み出すことにより
、各基本演算要素におけるデータにより上記レジスタフ
ァイルから読み出すアドレスの異なる正規化処理を実行
することを特徴とする並列データ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1165025A JPH0760430B2 (ja) | 1989-06-27 | 1989-06-27 | 並列データ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1165025A JPH0760430B2 (ja) | 1989-06-27 | 1989-06-27 | 並列データ処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329068A true JPH0329068A (ja) | 1991-02-07 |
| JPH0760430B2 JPH0760430B2 (ja) | 1995-06-28 |
Family
ID=15804415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1165025A Expired - Lifetime JPH0760430B2 (ja) | 1989-06-27 | 1989-06-27 | 並列データ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760430B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020035471A (ja) * | 2015-04-23 | 2020-03-05 | グーグル エルエルシー | 画像プロセッサのためのエネルギ効率的なプロセッサコアアーキテクチャ |
-
1989
- 1989-06-27 JP JP1165025A patent/JPH0760430B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020035471A (ja) * | 2015-04-23 | 2020-03-05 | グーグル エルエルシー | 画像プロセッサのためのエネルギ効率的なプロセッサコアアーキテクチャ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0760430B2 (ja) | 1995-06-28 |
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Legal Events
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