JPH03290751A - マイクロコンピュータ周辺機器制御器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、市販されている周辺機器制御器を組み込んだ
マイクロコンピュータシステムに関する。特に、本発明
は、マイクロコンピュータシステムの主入力／出力（Ｉ
ｌｏ）バスを介しての、キーボード、プリンタ及びディ
スクドライブのような周辺機器とマイクロプロセッサと
の間のデータ流れ及びアドレス及びデータタイミングを
制御するために周辺機器制御器が用いられるようなマイ
クロコンピュータに関する。

（従来の技術） 今日、マイクロコンピュータ製造業者は、自分達の製造
に係わるシステムの設計及び構成にわたって制御を加え
ると同時に、通常は、他の製造業者により製造されたア
ドオン型周辺機器、付属器及びメモリオプションなどを
含む新型の補助的装置と自分達のシステムとの互換性に
係わるパラメータについても考慮する必要がある。

マイクロプロセッサ及びメモリ装置の動作性能及びイン
タフェース性能は同じ装置のある公開時から次の公開時
の間でも実質的に変更される場合が間々ある。同様に、
周辺機器、付属器及びメモリオプションの性能はこれら
の装置の盛業業者毎に実質的に相違するものである。

周辺機器の動作性能は、マイクロコンピュータシステム
設計におけるバリエーションに適応させるべく、しばし
ば、最適動作性能以下に設計、すなわち「逆調整（ｄｅ
ｔｕｎｅｄ）　Ｊされている。

マイクロプロセッサチップ及びメモリ装置は、しかしな
がら、常に逆調整されるわけではない。

従って、高い動作性能のマイクロコンピュータの製造業
者は、接続可能な最大数の装置との互換性を有するよう
なシステムを製造するために、例え劣ったものであって
も異なる動作性能の周辺機器、付属器及びメモリオプシ
ョンを許容する必要がある。さらに、マイクロコンピュ
ータ製造業者は、マイクロプロセッサチップのセット及
びメモリ装置の改良及び変更を考慮に入れる必要がある
。マイクロコンピュータ製造業者がかかる改良を考慮に
入れない場合には、システムの市場性を自分達の製品が
通用する総市場以下に限定することになってしまう。

デスクトップ型応用を意図したような、完成したマイク
ロコンピュータは、中央処理装置（以下では、ｒｃＰＵ
Ｊ、「プロセッサ」或いは「マイクロプロセッサ」など
と称する。）、数学的「双対プロセッサ」、ＤＭＡ機能
、メモリ、入力／出力（Ｉｌｏ）バス、雑時間システム
ボート、及びビデオ、キーボード、フロッピーディスク
、プリンタ用直並列ポート、５Ｃ８Ｉ機器、マウス指示
装置などの周辺機器用の別のインタフェース論理などの
サブシステムを含んでいる。

マイクロコンピュータは、システム内のサブシステムに
おいてアドレス、データ及ヒ制御信号を操作することに
より機能する。周辺機器に出入りする制御データ流れは
、プロセッサ、主システムメモリ、及び主Ｉ１０バスの
間でデータ流れ及びタイミングを通常は制御する各種制
御器により供給される。

現状のマイクロコンビュータンステムに組み込まれた大
部分のキーボード制御器は、アクセス回復時間を補償す
ることが必要である。キーボード制御器技法においてア
クセス指令を表す信号を処理するための応答時間が、現
在Ｉ１０バス技法が適応するべく設計されている時間よ
りも遅いために、上記のような補償が必要となる。例え
ば、現状のバス技法において実行される二つのオペレー
ションの間の典型的な最小回復時間は１００ナノ秒であ
るが、現在のキーボードの制御器に必要な回復時間は１
０００ナノ秒である。このように、Ｉ１０バスはキーボ
ード制御器が次のオペレーションを実行する準備を整え
る前に長い時間待機している。

これまで、コンピュータプログラムが、プログラムコー
ドの一部としてアクセス回復時間補償を行うキーボード
制御器と共に供給されてきた。しかしながら、このよう
なソフトウェアベ−スでのアクセス回復時間の調整は、
−射的に不十分であるとみなされ、キヤ・ノシュ型マイ
クロプロセッサを備えたマイクロコンピュータシステム
内では全く動作しない可能性があった。

（発明が解決しようとする課題） 従って、本発明の目的は、中央処理装置と周辺機器との
インタフェースを行う際に、効果的にアクセス回復時間
を補償するための装置を提供することにある。

（課題を解決するための手段） 上記課題を解決するために、本発明によれば、入力／出
力バスを備えたコンピュータシステム内で少なくとも一
つの周辺機器と中央処理装置とのインタフェースを行う
ための装置であって、前記入力／出力バスを介する前記
周辺機器と前記中央処理装置の間のデータ流れ及びアド
レス及びデータタイミングを制御するための非同期式制
御器を備え、前記制御器手段が、前記周辺機器、前記制
御処理装置及び前記入力／出力バスにおけるアクセス回
復時間の相違を補償するためのアクセス回復手段を含ん
でいることを特徴とする装置が提供される。

すなわち、本発明に基づくマイクロコンピュータシステ
ム内の周辺機器制御は、周辺機器を、ＩＢＭ社により製
造されたマイクロチャネルアーキテクチャ（ＭＣＡ）の
ような、現状のＩ１０バス技法及びインテル社より製造
されている８０３８６のような現状のマイクロブロセ・
ノサのような現状のマイクロプロセッサとインタフェー
スするための非同期式制御器を含んでいる。

従って、別の周辺機器制御器により予めサポートされて
いる多くの特殊機能が一つの制御器に統合されシステム
の寸法とコストを減じられる。

本発明の周辺機器の制御器の一つの実施例は、ＭＣＡに
わっってデータを受信及び送信するプログラマブルレジ
スタ及びカウンタを備えている。機能セクションは、割
込み制御器、計数タイマ、並列プリンタポート、アドレ
スデコード、マイクロチャネル指令処理、雑システムレ
ンスタ、ｐｏｓレジスタ、クロック発生回路及びシステ
ムデータバス上の転送に関する情報のアセンブリを含ん
でいる。

初期化及び通常動作の間に、マイクロフロセッサは本発
明の装置により供給されるいくつかの■／○ボートの一
つから／へ続出し及び書き込みを行う。アドレス可能な
機能は、割込み制御、プログラマブルカウンタ、オプシ
ョン及び構成（ＰＯＳ）、再生率カウンタ、いくつかの
Ｉ１０ポート用の並行ポート制御及びアドレスデコーデ
ィングを備えている。

さらに、本発明の制御器は、−膜化されたハードウェア
機能として、キーボードアクセス回復時間用の補償を組
み込んでいる。このように、キーボードに加えて必要と
なる他の周辺機器用の選択可能な回復時間補償が供給さ
れる。

（実施例） 第１図に示されているように、本発明に基づいて構成さ
れた、周辺機器制御器１０は、アドレスデコーディング
部分１０１、指令処理部分１０２、タイマ部分１０３、
割込み制御部分１０４、並列プリンタポート１０６、バ
スインタフェース１０７、及びレジスタ１０８を備えて
いる。ＭＣＡを介して８０３８６マイクロプロセツサと
通信を行う場合には、周辺機器制御器１０は８ピツ）Ｉ
１０装置として取り扱われる。

アドレステコ−ディング部分１０１は、レジスタ部分１
０８を含むレジスタが適当なアクセスを行うために必要
なアドレス情報を供給する。

キーボード制御器のような機器制御器がアドレスデコー
ディング部分１０１の部分を形成することも可能である
。しかしながら、部分１０１のアドレスデコーディング
機能は、また、本発明の制御器とは別のデコーダで行い
、本発明の部分を形成しないことも可能である。

指令処理部分１０２は、ＭＣＡと、フロッピーディスク
ドライブやキーボードのような周辺機器用のローカル又
はンステムボード上の周辺機器制御器とをインタフェー
スする。指令処理部分１０２は、本発明の他の部分で説
明されるような、キーボード及び必要な他の周辺機器用
のアクセス回復時間を供給するような論理を含んでいる
。

さらに、第１図を参照するに、タイマ部分１０３は、三
つのプログラマブルタイマを含んでいる。

これらのタイマは、インテル社により製造された８２５
４プログラマブルタイマと互換性を有し同様に動作する
。監視タイマ１０３Ｃは単に８ビツトカウンタである。

システム用の割込み制御は、主及び従属割込み制御部分
１０４．１０５によりそれぞれ提供される。

割込み割当マツプは参考に示されている。

周辺機器制御器１０は、並列プリンタポートに関連する
レジスタを含み、ＭＣＡと周辺ポート回路とのインタフ
ェースに必要なタイミング信号を提供する。並列プリン
タポート１０６は双方向性であり、直列ポートよりも速
い割合でマイクロコンピュータから／へのデータ転送を
促す。

バスインタフェース１０７はビット情報を組合わせ、か
かる情報を８ビツトのローカル周辺バスを介してＭＣＡ
に転送する。かかる場合には、未定義ビットはトライス
デートされるか、或いは周辺機器制御器１０のこの部分
によっては駆動されない。このように、ビット情報は、
周辺機器制御器１０の外部で容易に変更又は改良される
。

最後に、雑システムレジスタに加えて、レジスタ部分１
０８は、プラグインアダプタのソフトウェア構成用の構
成レジスタと共に、マイクロコンピュータの内部システ
ムボード上には設置されない他の周辺機器用の構成レジ
スタを含んでいる。詳細なビットマツプは参考に示す。

周辺機器制御器１０は、アドレスデコーディング部分１
０１によりデコードされたアドレス情報を利用して、Ｍ
ＣＡからのＭＣＡ制御信号１５及びマイクロプロセッサ
（図示せず）からの割込み信号１７に応答して、第３Ｂ
図に示すような制御信号を発生する。アドレスデコーデ
ィング部分１０１は参考に示されているようなレジスタ
定義に従いアドレスビットＡＯ−Ａ９をデコードする。

マイクロコンピュータシステムのどこかで組み合わされ
るアドレスビットＡｌ０−Ａ１５は、本発明の好適な実
施例においてはレジスタにアドレスするためにすべてゼ
ロである必要がある。

指令処理部分１０２はＭＣＡバス信号Ｓｏ、Ｓｌ、ＭＥ
Ｍ及びＣＭＤを処理す。これらの信号はデコードされ、
割り込まれ、ラッチされさらにストローブされて、Ｉ　
０ＲＤＮ及び■○ＷＲＮ制御信号を発生する。指令処理
部分１０２はタイマ部分１０３及び割込み制御部分１０
４及び１０５に連結される。

タイマ部分１０３はオーディオタイマ１０３Ａ、　シス
テム割込みタイマ１０３Ｂ及び関しタイマ１０３Ｃから
構成される。この部分により発生される制御信号は主及
び従属割込み部分１０４．１０５に転送され、更に並列
プリンタポート１０６に転送される。オーディオタイマ
１０３Ａは、インテル社により製造された部品番号８２
５４号と同様の機能をするカウンタから戊る。システム
タイマ１０３Ｂも同型のカウンタから構成される。二つ
のタイマ１０３Ａ、　１０３Ｂは共にプログラマブルカ
ウンタである。最後に、監視タイマ１０３Ｃはタイマ１
０３Ａ、　１０３Ｂの変更された機能的サブセットであ
る８ビ、トのプログラマブルカウンタである。

その入力がマイクロフロセッサに直接連結された主割込
み制御部分１０４は、インテル社より製造された部品番
号８２５９号と同様の機能を有する割込み制御器である
。主割込み制御器１０４に連結された従属割込み制御器
１０５も同様に、部品番号８２５９号と同様に機能する
割込み制御器から構成される。並列プリンタポート１０
６は、並列プリンタ装置及び該装置を備えた双方向ブタ
ボートに制御信号を供給する。並列プリンタポート１０
６は、取り付けられたプリンタ装置の状態を受信するた
めの状態ポートを含んでいる。

ポートに対するビット割当は参考に示されている。並列
プリンタポート１０６は、セントロニクス型のインタフ
ェースを含む各種プリンタインタフェースに、かかるイ
ンタフェースから受信された状態情報の読出しに応じて
インタフェースするための制御及びデータラッチを含ん
でいる。

更に第１図を参照するに、バスインタフェース１０７は
、ＭＣＡからのデータ、アドレス及び制御信号を受信し
処理するための本発明の制御器内のデータ経路を制御す
るために必要なゲーティング及び多重化を含んでいる。

最後に、レジスタ部分１０８は、８つのレジスタ、Ｒ６
１，７０，９１，９２，９４，９６，１０２及び１０３
から構成される。これらのレジスタは、データ幅を変化
させるレジスタから構成され、各種システムのパラメー
タを制御し構成するために用いられる。

第２Ａ図及び第２Ｂ図は、従来の周辺機器制御器により
発生された制御信号とそれらの関係を、本発明の制御器
により発生された制御信号とそれらの関係と比較してい
る。第２Ａ図において、ＭＣＡバス制御信号ＡＤＤＲＥ
ＳＳ、ＭＥＭＳ　ＳＸＮ及びＣＭＤＮは、従来技術に従
ったキーボードアクセスのために、ｌ０ＲＤＮ。

ｌ０ＷＲＮおよびＫＹＢＤＣＳＮへと処理される。この
図は、バス及びバスから引き出された信号の典型的な従
来技術の動作を示しているので、機能は、あたかもアク
セス回復時間補償が全く存在しないかのように見える。

このように、ｒＴ−ＲＪで示された回復時間はいずれも
変更又は拡張されない。

第２Ｂ図は、動作時本発明の回復時間回路を備えたキー
ボード制御器に対する二つの「背面合わせ（ｂａｃｋ−
ｔｏ−ｂａｃｋ）　Ｊ型ＭＣＡアクセスの動作を示して
いる。典型的には、二つの連続したＭＣＡバス動作の間
の最小回復時間は１００ナノ秒である。キーボード制御
器により必要とされる回復時間は最小で１０００ナノ秒
である。

第２Ｂ図にｒＴ−ＲＪで示した回復時間は、ＳＴＢＤＬ
Ｙ信号を活性化することにより本発明により変更又は拡
張されている。動作時、回復時間補償回路は、ＭＣＡバ
スのキーボード制御器に対するアクセスが終了したこと
を感知し、この情報を用いてカウンタを開始する。カウ
ンタは、関係する周辺機器に必要な回復時間の特定量、
この場合には１０００ナノ秒、に関する選択可能な量だ
け計数する。この時間の終了時に、ｌ０ＲＤＮ又はｌ０
ＷＲＮ信号が発生される。指令信号ＣＭＤＮはこの全時
間の間活性化される必要がある。このように、ＰＥＲＲ
ＤＹ信号が発生されて、指令信号の活性化が保持され、
ＭＣＡバス周期がすくに終了することはなくなる。

第３Ａ図を参照するに、ＰＥＲＲＤＹ信号は図示の如＜
Ｕ２Ｏ５−Ｕ２１２回路要素によって発生される。ＰＥ
ＲＲＤＹは効果的にＭＣＡバス上でＣＭＤＮすとローブ
の継続時間を延長する。ＰＥＲＲＤＹ信号は又は、ＳＴ
ＢＤＬＹ信号が活性化されている場合に、Ｕ２Ｏ５，２
１０及び２１２により発生される。このように、ＣＭＤ
Ｎ信号はＳＴＢＤＬＹが活性化されている限り伸ばされ
又は拡張される。

第３Ｂ図を参照するに、フリップフロップはＵ２Ｏ５，
９１８及び９１７は、キーボード制御器に対するアクセ
ス制御器信号、ｌ０ＲＤＮ又はｌ０ＷＲＮの終了を感知
して、カウンタＵ９１１を初期化する。

カウンタＵ９１１は、キーボード制御器が別のアクセス
動作を進める準備が完了したことをシステムに示す所定
の終了計数値に達するまで、計数を行う。ＣＭＤ　Ｄ　
Ｌ　Ｙ信号はＳＴＢＤＬＹ信号に直接結合され追随する
ので、キーボード制御器に対するｌ０ＲＤＮ又はｌ０Ｗ
ＲＮアクセスが許容される。このように、ＳＴＢＤＬＹ
信号が活性化されている限り、キーボード制御器に対す
る早すぎるｌ０ＲＤＮ又は工○ＷＲＮアクセスが禁止さ
れる。ＳＴＢＤＬＹ信号はが手釣にＣＭＤＤＬＹ出力に
接続したり、異なる周辺機器に関連する別の信号により
駆動することも可能である。

本発明の好適な実施例に基づいて構成される周辺機器制
御器の詳細な機能的説明は参考として添付する参考に示
される。本発明を説明するために添付図面に関連して好
適な形式及び構成について説明をしてきたが、かかる説
明か発明を限定するものではないことに留意されたい。

当業者であれば、この開示又は権利かを要求する発明の
精神と範囲から逸脱することなく、各種の変更及び改良
を加えることが可能である。

本発明の特徴及び効果は所望のマイクロコンピュータシ
ステムに適応可能である。

（発明の効果） 以上のように、本発明によれば、中央処理装置と周辺機
器とのインタフェースを行う際に、アクセス回復時間を
効果的に補償することが可能な装置が提供される。従っ
て、周辺機器によってもたらされる各種機能を一つの制
御器により統合することが可能であるため、システムの
寸法及び越すとを軽減することが可能である。

（参考） 以下、本願を組み込んだチップの仕様書を参考までに転
載する。

１　機能仕様： 周辺制御器チップは、一つのチ・ツブ内で、マイクロチ
ャネル互換マイクロコンピュータを実行するために必要
な多くの雑サポート機能を組み合わせている。

機能部分には、割込み制御器、計数タイマ、並列プリン
タポート、アドレスデコード、マイクロチャネル指令処
理、雄視して生むレジスタ、ＰＯＳレジスタ、クロック
発生回路、及びシステムデータバス上で読出す情報のア
センブリを含んでいる。

アドレスデコーディング： この部分は適当なアクセスのためにレジスタが必要とす
るアドレスを提供する。アドレスデコードマツプは後述
するレジスタ定義に示されている。

指令処理： 指令処理部分はマイクロチャネルバスを、フロッピーデ
ィスクチップ、並列ポートチップ、実時間クロック／Ｒ
ＡＭチップ、キーポートチ、ブなどのローカル又はシス
テムボードの周辺チップにインタフェースする。キーボ
ードチップは、マイクロチャネル仕様では満足されない
アクセス回復時間のための特殊要求を有している。従っ
て、従来では、このチップにアクセスするソフトウェア
が、コードの部分として回復時間を供給する必要かあっ
た。ＰＩ○チ、プは一般仕様のハードウェア機能に回復
時間を組み込んでいる。この機能はこのチップに必要な
回復時間を供給し、必要な場合には他の周辺機器のため
に使用することも可能である。

割込み制御： この機能ブロックはシステム用の割込み制御を供給する
。レベル感応割込みはサポートされているタイプのみで
ある。次に割込み割当マツプを示す。

表 従属割込み（優先順位２番） 割込み１ 割込み１ 割込み１ 割込み１ 割込み１ 割込み１ 割込み 割込み 主割当 割込み 割込み 割込み 割込み 割込み 割込み 割込み 割込み ５番 ４番 ３番 ２番 １番 ０番 ９番 ８番 割当なし 固定ディスク 数学処理拡張 マウス装置 割当なし 割当なし 割当なし 実時間クロック ７番 ６番 ５番 ４番 ３番 ２番 １番 ０番 プリンタポート フロッピーディスク 割当なし 直列ポート 直列ポート 割込み８；１５参照 キーボード システムタイマー カウンタタイマ： このチップ内には三つのカウンタタイマが存在するが、
これらはインテル社８２５４と互換性を有するものであ
る。第３のカウンタタイマは８ビツトカウンタである。

並列プリンタボート： この部分は、直列ポートよりも迅速にコンピュータ内へ
のデータ移動を可能にするために双方向性の並列プリン
タボートである。

バスインタフェース： このバスインタフェースユニットはビット情報を組み合
わせ、それを８ビツトローカル周辺バスを介してマイク
ロチャネルバスに提示する。

いくつかの事例では、バイト内の全てのビットが定義さ
れておらず、これらのビットはトライステートされるか
、又はこの部分によって駆動されない。これを実行する
ための回路はＰＩ○チップにある。これによりＰＩ○チ
ップの外部のバイト情報の変更又は改良が容易になる。

雑システムレジスタ： これらのレジスタ機能は後述のレジスタ定義のビットマ
ツプで詳細に明らかにされる。

ｐｏｓ構成レジスタ： この部分の機能は、このシステムボード上の周辺機器の
機能と共に、アダプタ内のプラグのソフトウェア構成用
の方法を提供する。

２　レジスタ定義 表２に示すレジスタ定義は読出しデコードビット割当を
含む。

さらに、表３に示すレジスタ定義は書き込みデコードビ
ット割当を含む。

ＲＥＧ ｂｉｔ？・ ｂｉｔ６； ｉｔ５ ｉｔ４ ｉｔ３ ｉｔ２ ｕｔｔ ｂｉｔｏ； ０６１ ｃｊｒ　　ｉｎｔ　　Ｏ ０９２ １ｔｅａ ＋１ｔａｂ ００９４　　　　　ｗｒｂ　　５ｅｔｕｐｎ００９６　
　　　　　ａｈ　　ｒｓｔ ｖｇａ　　５ｅｔｕｐｎ ５ｓｖｄ ｏｃｋ ｃｈ　　５ｅｔｕｐ ｎ ｃｈ ２０ ｃｈ ａｔｅ ａｆｔ　　ｐｒ。

ｓｔ ｃｈ Ｔ ＡＴＡ ３Ｆ７ 〉 〉Ｆ ＞＞＞＞＞＞＞＞＞＞＞＞＞＞＞ ブロック図 第４図にＰＩＯ制御器のブロック図を示す。

４　ビン定義 ４、ｌＣＰＵ及びバス制御器インタフェースＡ　Ｌ　Ｔ
　ＲＣＮ　（Ａｌｔｅｒｎａｔｅ　Ｐｒｏｃｅｓｓｏｒ
　Ｒｅ５ｅｔ）　　：この出力はバス制御器に送られ、
全システムをリセットせずにＣＰＵ読みをリセットする
。この信号はアドレス００９２１（におけるレジスタの
ピノ）Ｏ状態を示す。

ＨＯＬ　Ｄ　Ａ　（Ｈｏｌｄ　Ａｃｋｎｏｗｌｅｄｇｅ
）　　：ＣＰＵからのこの入力信号はＣＰＵがホールド
状態に入ったことを示す。

Ｉ　Ｎ　Ｔ　Ｒ（Ｉｎｔｅｒｒｕｐｔ　Ｒｅｑｕｅｓｔ
）　　：この活性高出力はＣＰＵに割込みが継続中であ
ることを示す。

ＮＭ　Ｉ　Ｎ　（Ｎｏｎ−Ｍａｓｋａｂｌｅ　Ｉｎｔｅ
ｒｒｕｐｔ）　　：この活性低出力はマスク不可能割込
みが継続中であることを示す。

ＲＡ　Ｍ　Ｅ　Ｎ　Ａ　（ＲＡＭ　Ｅｎａｂｌｅ）　　
：この出力信号はンステムＲＡＭが可能化されているか
どうかを示す。この線の状態はアドレス０１０３Ｈのレ
ジスタがビットＯであることを示す。

４．２　　マイクロチャネルインタフェースＧ　Ａ　Ｔ
　Ｅ　Ｃ（Ｇａｔｅ　Ｃｏｍｍａｎｄ）　　：ＣＭＤと
内部的に論理積された入力は■○ＷＲを発生する。ンス
テム設計において必要な場合には、■○ＷＲ信号の先頭
端を遅らせたり及び／又は後端を速めたりするために用
いることができる。

ＣＡ　９−　ＣＡ　Ｏ（Ａｄｄｒｅｓｓ　Ｂｕｓ）　　
：これらの入力信号はアドレスバスの低位ビットである
。

ＣＡＵ　Ｐ　Ｐ　ＥＲＮ　　（Ａｄｄｒｅｓｓ　Ｂｕｓ
　Ｕｐｐｅｒ　Ｂｉｔｓ）　　：この活性低入力信号は
、周辺機器のレジスタにアドレスする範囲であるアドレ
スビットＣＡ１５−ＣＡＩＯが全てゼロであることを示
すＯ ＣＣＭ　Ｄ　Ｎ　（Ｃｈａｎｎｅｌ　Ｃｏｍｍａｎｄ）
　　：この活性低入力信号は、マクロチャネル上のアド
レス線が有効であることを示し、バスに接続された装置
に続いて応答するように指示する。

ＣＤ　７−　ＣＤ　Ｏ（Ｃｈａｎｎｅｌ　Ｄａｔａ　Ｂ
ｕｓ）　　：これらの双方向線はマイクロチャネルデー
タバスである。

ＣＤ　ＲＳ　Ｔ　Ｎ　（Ｃｎａｎｎｅｌ　Ｒｅ５ｅｔ）
　　：この活性低出力信号はチャネルに対するリセット
して使用される。

ＣＤ　Ｓ　Ｅ　Ｌ　Ｆ　ＢＫ　（Ｃａｒｄ　５ｅｌｅｃ
ｔｅｄ　Ｆｅｅｄｂａｃｋ）　　：この入力信号は、メ
モリ従属又はＩ１０従属がシステムのＣＰＵによってア
ドレス出力に存在することを示す。

ＣＩ　ＯＣＨＫＮ　（１１０Ｃｈａｎｎｅｌ　Ｃｈｅｃ
ｋ）　　：この活性低出力信号は直列システムエラー条
件を示すために用いられる。

ＣＭ　Ｅ　Ｍ　（Ｍｅｍｏｒｙ／ｌ１０）　　：この入
力信号は、現在のマイクロチャネル動作がメモリ周期（
ｌにセット）かＩ１０周期（Ｏにセット）かを示す。

ＣＳＩ、ＣＳＯ： これらの入力信号は現在の周期の状態を示す０ 表 工／○書き込み Ｉ１０読出し 予約 予約 メモリ書き込み メモリ読出し 予約 Ｐ　Ｅ　ＲＲＤ　Ｙ　　（Ｐｅｒｉｐｈｅｒａｌ　　Ｃ
ｏｎｔｒｏｌｌｅｒＲｅａｄｙ）　　： マイクロチャネルに対するこのハンド／エ一り信号は周
辺制御器が送られた信号を受けたことを示す。

ＣＲＥ　Ｆ　ＲＥ　Ｓ　ＨＮ　（ｃｈａｎｎｅｌ　Ｒｅ
ｆｒｅｓｈ）この信号は現在復元が行われていることを
示す。

４．３　　周辺インタフェース ＣＤ５Ｕ２、ＣＤ５ＵＩ、ＣＤ５ＵＯ（ＣａｒｄＳｅｔ
ｕｐ）　　： これらの信号は３．８デコーダと共に用いられる。

ＣＤ５ＵＥＮＡ： これらの線はアドレス００９６Ｈのレジスタの適当なビ
ットのコピーである。

Ｉ　ＯＲＤ　Ｎ　（１１０Ｒｅａｄ）　　：この活性低
出力は現在の周期が読出し動作であることを周辺機器に
示す。

Ｉ　０ＷＲＮ　（Ｉｌｏ　Ｗｒｉｔｅ）　　：この活性
化低出力は、現在の周期が書き込み動作であることを周
辺機器に示す。

ＩＲＱＯＮＳ　ＩＲＱＩＮ、ＩＲＱ３Ｎ−ＩＲＱ　１　
５　Ｎ　　（Ｉｎｔｅｒｒｕｐｔ　　Ｉｎｐｕｔｓ）　
　：これらの活性低入力信号は外部割込みである。

Ｐ　Ｐ　７−　Ｐ　Ｐ　Ｏ（Ｐａｒａｌｌｅｌ　　Ｐｏ
ｒｔ　　Ｉｎｔｅｒｆａｃｅ）　　：これらの双方向線
並列プリンタポートデ他薦に接続する。

Ｐ　Ｐ　Ａ　ＣＫ　Ｎ　（Ｐａｒａｌｌｅｌ　Ｐｏｒｔ
　Ａｃｋｎｏｗｌｅｄｇｅ）　　：この活性低入力はプ
リンタが最後の文字を受信し、別の文字の受信準備が完
了したことを示す。この線はビット６て並列ポート状態
レジスタ内に読み込まれる。

Ｐ　Ｐ　Ａ　Ｆ　Ｄ　Ｎ　（Ｐａｒａｌｌｅｌ　Ｐｏｒ
ｔ　ＡｕｔｏｍａｔｉｃＦｅｅｄ）　　： この双方向信号は、ラインフィードが牛ヤリッジリター
ン（ｌにセット）した後に起こったかを示す。この線の
状態は並列ポート制御レジスタのピント１に示される。

Ｐ　Ｐ　Ｂ　Ｕ　Ｓ　Ｙ　（Ｐａｒａｌｌｅｌ　Ｐｏｒ
ｔ　Ｂｕｓｙ）　　：この活性低入力は並列ポートが使
用中であることを示す。

Ｐ　Ｐ　Ｅ　ＲＲＮ　　（Ｐａｒａｌｌｅｌ　　Ｐｏｒ
ｔ　　Ｅｒｒｏｒ）　　：この活性低入力は、並列ボー
ト上の装置内にエラー状態か存在することを示す。この
線の状態は並列ボート状態レジスタのビット３に示され
る。

Ｐ　Ｐ　Ｉ　Ｎ　Ｉ　Ｔ　Ｎ　（Ｉｎ１ｔｉａｌｉｚｅ
　ＰａｒａｌｌｅｌＰｏｒｔ）　　： この線が０にセットされている場合には、並列ボート装
置が活性化される。この線は並列ボート制御レジスタの
ビット２により制御される。

Ｐ　Ｐ　Ｐ　Ａ　Ｅ　ＮＤ　（Ｅｎｄ　Ｏｆ　Ｐａｐｅ
ｒ）　　：この入力は並列ボート上のプリンタが紙切れ
であることを示す。この線の状態は並列ボート状態レジ
スタのビット５に示される。

Ｐ　Ｐ　Ｓ　Ｅ　Ｌ　Ｎ　（Ｐａｒａｌｌｅｌ　Ｐｏｒ
ｔ　５ｅｌｅｃｔｅｄ）　　：この活性低入力は、周辺
ボート上の装置が当該装置が選択されたことを確認した
ことを示す。この線の状態は並列ボート状態レジスタの
ビット４に示される。

Ｐ　Ｐ　Ｓ　Ｅ　Ｌ　ＯＮ　　（Ｐａｒａｌｌｅｌ　　
Ｐｏｒｔ　　５ｅｌｅｃｔ）　　：この活性低出力は並
列ポート装置を選択する。この線の状態は並列ポート制
御レジスタのビット３に示される。

Ｐ　Ｐ　Ｓ　Ｔ　Ｂ　Ｎ　（Ｐａｒａｌｌｅｌ　Ｐｏｒ
ｔ　５ｔｒｏｂｅ　Ｉｎ）　　：この入力は並列ポート
制御レジスタのビット０にＰＰ５ＴＢＯＵＴ状態を示す
。

Ｐ　Ｐ　Ｓ　Ｔ　Ｂ　ＯＵ　Ｔ　（Ｐａｒａｌｌｅｌ　
Ｐｏｒｔ　５ｔｒｏｂｅＯｕｔ）　　： この活性高出力は並列ボートにデータをクロックする。

Ｐ　Ａ　ＲＰ　Ｅ　Ｎ　（Ｐａｒａｌｌｅｌ　Ｐｏｒｔ
　Ｅｎａｂｌｅ）　　：外部並列ボート受信機の方向を
制御する。

Ｓ　Ｅ　ＲＰ　Ｉ　ＲＱ　（Ｓｅｒｉａｌ　Ｐｏｒｔ　
ＩｎｔｅｒｒｕｐｔＲｅｑｕｅｓｔ）　　： 割込み数をチップ内部にプログラム可能にする。

５ＥＲＰＯＵＴ２　　（Ｇａｔｅ　ｆｏｒ　　ｔｈｅ　
５ｅｒｉａｌｐｏｒｔ　　１ｎｔｅｒｒｕｐｔ）　　：
直列ポート割込みに対するゲートである。

外部ＵＳＡＲＴからの割込み要求に関する相手信号であ
る。この信号と割込み要求か活性されて割込みが生じる
。

４４　その他 Ａ　ＩＪ　ｌ）　ＩＱ　（、Ａｕｄｉ□　ｓｉｇｎａｌ
　ｏｕｔｐｕｔ）　　：これはオーディオタイマの出力
である。

ＣＬ　Ｋ　１４　Ｍ　（１４ＭＨｚ　Ｃ１ｏｃｋ）　　
：この入力信号は回路の内部論理を駆動する。

Ｔ　Ｉ　Ｍ　ＣＬ　Ｋ　（１，１９ＭＨｚ　Ｃ１ｏｃｋ
）　　：この出力は１４　ＭＨｚクロックから引き出さ
れる。

ＣＬＫＩＭ： １．１９ＭＨｚクロック入力はタイマーチック用にない
平曲に用いられる。

Ｓ　Ｙ　Ｓ　Ｔ　Ｉ　Ｃ（Ｓｙｓｔｅｍ　Ｔｉｍｅｒ　
Ｔｉｃ）　　：この出力は割込みゼロになる。

Ｓ　Ｙ　Ｓ　ＲＳ　Ｔ　Ｎ　（Ｓｙｓｔｅｍ　Ｒｅ５ｅ
ｔ）　　：この入力はチップをリセ７卜する。

ＲＤ　０１０１　Ｎ　（Ｒｅａｄ　Ｐｏｒｔ　０ＩＯＬ
Ｈ）　　：１０ＲＤ信号と論理積されたボートアドレス
のデコードである。

ＲＤ　０１０３　Ｎ　（Ｒｅａｄ　Ｐｏｒｔ　０１０３
Ｈ）　　：ｌ０ＲＤ信号と論理積されたボートアドレス
のデコードある。

ＲＤ　ＯＯ７６Ｎ　（Ｒｅａｄ　Ｐｏｒｔ　００７６Ｈ
）　　：ｌ０ＲＤ信号と論理積されたボートアドレスの
デコードである。

ＷＲＯＯ７４（）ｉ’ｒｉｔｅ　Ｐｏｒｔ　００７４Ｈ
）　　：この信号は活性高状態でエツジトリガレジスタ
よりもラッチと共に用いられる。

ＷＲＯ０７５（Ｗｒｉｔｅ　Ｐｏｒｔ　００７５Ｈ）こ
の信号は活性高状態て工、ジトリガレジスタよりもラッ
チと共に用いられる。

ＷＲＯ０７６Ｎ　（Ｗｒｉｔｅ　Ｐｏｒｔ　００７６Ｈ
）　　：Ｉ　ＯＷＲと論理積されたボートアドレスのデ
コードである。

ＩＲＱＳＥＲ： いくつかの割込み線のラッチされたバージョンかう、チ
されないバージョンかを選択する。通常のンステム動作
の間は高状態でプルされる必要がある。

ＭＯＵ　Ｓ　Ｅ　Ｉ　Ｎ　Ｔ　（Ｍｏｕｓｅ　Ｉｎｔｅ
ｒｒｐｕｔ）　　：ポインティング装置にサポートされ
たンステムからの入力である。通常は８０４２から送ら
れる。

Ｉ　Ｎ　ＣＤ　Ｅ　Ｃ（Ｉｎｃｏｍｐｌｅｔｅ　Ｄｅｃ
ｏｄｅ）　　：この入力が高状態の場合には、選択され
たＩＯポートの不完全なデコードを許容して、正確な互
換性を許容する。低状態の場合には正確なデコードが強
制される。

Ｄ　Ｂ　Ｅ　Ｎ　Ａ　Ｎ　（Ｄａｔａ　Ｂｕｓ　Ｅｎａ
ｂｌｅ）　　：この活性低出力は周辺機器制御器とマイ
クロチャネルの間のデータバスに関するバッファに対し
て可能化信号を許容する。

Ｄ　Ｅ　Ｃ０１０Ｘ　（Ｄｅｃｏｄｅ　Ａｄｄｒｅｓｓ
ｅｓ　０ＩＯＸ）　　：この出力は、範囲０１００Ｈ−
０１０７内のＩ１０アドレスが選択されたことを表明す
る。これらのアドレスはプログラマブルオプション選択
（ｐｏｓ）用に用いられるレジスタを表す。

ＦＡＳＴＲＥＦＮ　（Ｆａｓｔ　Ｒｅｆｒｅｓｈ　５ｅ
ｌｅｃｔ）　　：プログラマブルボートから受信され、
ＤＭＡチップに送られて、高速復元モードが活性状態で
あることを示す。通常の１５マイクロ秒周期よりも８３
５ナノ秒復元周期をもたらす。

Ｉ　０ＯＵＴＮ　　： Ｉ１０書き込み周期が処理されている場合にシステムバ
ッファチ・ノブを制御する。

）”　Ｄ　ＣＰ　ＣＳ　Ｎ　（Ｆｌｏｐｐｙ　Ｄｉｓｋ
　５ｅｌｅｃｔ）　：この出力は、範囲０３Ｆ８）１−
０３ＦＦＨ内の工／○アドレスが選択されたことを表明
する。このアドレス範囲はフロッピーディスク用空間に
対応する。

Ｆ　Ｄ　Ａ　ＣＫ　Ｎ　（Ｆｌｏｐｐｙ　Ｄｉｓｋ　Ａ
ｃｋｎｏｗｌｅｄｇｅ）　　：入力は、フロッピーディ
スクデータの転送に関してＤＭＡ周期が進展している場
合にノくソファを制御する。

Ｋ　Ｙ　Ｂ　Ｄ　ＣＳ　Ｎ　（Ｋｅｙｂｏａｒｄ　５ｅ
ｌｅｃｔ）　　：この出力は、Ｉ１０アドレス００６０
Ｈ又は００６４Ｈが選択されたことを表明する。これら
のアドレスはキーボード用空間に対応する。

ＣＭＤＤＬＹ： キーホード続出し用の遅れの出力である。

この遅い周辺機器用の必要な回復時間を供給する。通常
はＳＴＢＤＬＹ入力と対をなす。

ＳＴＢＤＬＹ： キーホードアクセス回復時間用入力である。

通常はＣＭＤＤＬＹに連結される。

ＬＩＴＥＡＮ、、ＬＩＴＥＢＮ　（ＬｉｇｈｔＤｒｉｖ
ｅｒｓ）　　： 、これらの活性低出力は固定ディスク活性光ドライバを
制御するために用いられる。これらの信号はアドレス０
０９２Ｈのレジスタのビット７及び４に対応する。

Ｍ　Ｐ　ＣＥ　Ｎ　Ａ　（Ｍｅｍｏｒｙ　Ｐａｒｉｔｙ
　Ｃｈｅｃｋ　Ｅｎａｂｌｅ）　　：この出力信号はメ
モリパリティチエツク情報が用いられていることを示す
。

Ｍ　Ｐ　ＣＫ　Ｎ　（Ｍｅｍｏｒｙ　Ｐａｒｉｔｙ　Ｃ
ｈｅｃｋ）　　：この活性低入力はメモリパリティチエ
ツクの結果である。

Ｐ　Ａ　Ｓ　Ｓ　Ａ　２０　　（Ｓｙｓｔｅｍ　　Ｃｏ
ｎｔｒｏｌ　　Ｐｏｒｔ　　Ａｂｌｔ　　１）　　： このビットはアドレスビットＡ２０を制御するために用
いられる。

Ｐ　ＯＳ　Ｅ　Ｎ　Ａ　（ＰＯ３５ｅｔｕｐ　Ｅｎａｂ
ｌｅ　ＲｅｇｉｓｔｅｒＢｉｔ　？）　　： この活性高出力信号はンステムホードセノトア、ブ司能
化レジスタ（Ｉ１０アドレス００９４）のビット７であ
る。

ＲＴ　ＣＡ　Ｓ　（Ｒｅａｌ−Ｔｉｍｅ　ＣＭＯＳ　Ｒ
ＡＭ　ＡｄｄｒｅｓｓＳｔｒｏｂｅ） この出力は実時間ＣＭＯ３ＲＡＭをストローブする。

ＲＴ　ＣＤ　Ｓ　（Ｒｅａｌ−Ｔｉｍｅ　ＣＭＯＳ　Ｒ
ＡＭ　ＤａｔａＳｔｒｏｂｅ）　　： この出力は実時間ＣＭＯ３ＲＡＭに対するアドレスをス
トローブする。

ＲＴ　ＣＲＤ　（Ｒｅａｌ−Ｔｉｍｅ　ＣＭＯＳ　ＲＡ
ＭＲｅａｄ／Ｗｒｉｔｅ）　　： この出力信号はデータアクセスの間に実時間ＣＭＯ３Ｒ
ＡＭデータ方向を制御する。

５ＥＲＩ　ＣＳＮ　（Ｓｅｒｉａｌ　Ｐｏｒｔ　Ｉ　Ｄ
ｅｃｏｄｅ）　　：この出力はＩ１０アドレス０３Ｐ８
−０３ＦＦが選択されたことを表明する。

Ｔ　Ｅ　Ｓ　Ｔ　Ｎ　（Ｔｅｓｔ　Ｉｎｐｕｔ）　　：
この入力は回路の機能試験のために用いられ、システム
の動作中は用いられない。

ＶＧＡＳＥＴＮ　（Ｓｅｔ　ｕｐ　ＶＧＡ）　　：この
活性低出力はセットアツプモードに■ＧＡ回路を向ける
。

４．５　　雑（ＭＩＳＣＥＬＬＡＮＥＯＵＳ）ＶＤＤ：
電源 ＶＳＳ：接地 ＲＥＳＥＲＶＥＤ： 将来の使用のために確保。システムでは用いられない。

ＮＣ（Ｎｏ　ｃｏｎｎｅｃｔｉｏｎ）　　：接続なし。

６　電気仕様 表５にＰＩＯ制御器の電気仕様を示す。

５　パッケージ出力線 第５図に、ＰＩＯ制御器の外部出力を示す。

仕 様 （ そ ） 表 （ そ ） １９８８年 １０月 ２６日 時 炉 ＬＭＡ９に 製品 型 ド ＬＭＡ９１９０Ｃ 属性 メ タ 条 件 ７ＳＩＤＤ＜５ ２５　■ ピ ）１＝　　（Ｎ／Ａ ０ＬＩＡＩ ７５（ＶＤＤ＜５ ５Ｖ １ｉ０６Ｎ＝１５２ ＭＰＣＫＮ＝２２ Ｃ５ＯＮ＝３２ ＲＱＳＥＬ＝３３ Ｃ＾　１　＋　３５ ＣＡＯ＝３６ ＣＡ３＝３７ ＣＡ２＝３８ ＣＲＥＦＲＥＳＨＮ＝４０ ＣＬ　Ｋ　　Ｉ　　４　Ｍ　＝　４　６ＴＥＳＴＮ＝５
７ ＣＡ５＝５９ ＣＡ４＝６０ ＣＡ７＝６１ 表 ５ （ そ の ） ＩＤＣ：　　　１００Ｎ＾／ＧＡＴＥ 使用ゲート数：　　７ａ６７ 付 記： ＴＥＳＴ Ｖ　　　８．１．１．ｌｌ 著作権　１９８６ １１ｇ１０２１０３ ９８７ １８：０５：５１ ＬＳＩ　　　Ｌｏｇｉｅ Ｃｏｒｐｏｒａｔｉｏｎ 表 （ そ の ） ＬＳＩ ｏｇ ｃｏｒｐｏｒａｔ　　ｔｏｎ ＤＳ３ ノ フ イ ア 統 計 的 サ リ ク サ ノ 要 求 電 源 ピ の 範 囲 （ ＳＳ ＆ ＶＤＤ） ［ ｓｉｎ−ｗａｘ］ 有 効 な 予 約 な し ド 位 置 の 総 計 ７　波形及びタイミング 第６図にＰＩＯ制御器の各入出力の波形及びタイミング
を示す。

８　最小タイミング要求 表６に最小タイミング要求を示す。

表　　６ タイミング要求 時間 ＣＣＭＤＮ活性に対する状態セットアツプ　　　　　５
ｎｓＣＣＭＤＮ活性からの状態ホールド　　　　　　　
　５ｎｓＣＣＭＤＮ活性に対するアドレスセフドア、ブ
　　　１６．２ｎｓＣＣＭＤＮ活性に対するＣＣＭＤＮ
不活性　　　　　６０　ｎ５１０ＷＲＮ活性に対するＣ
ＣＭＤＮ活性　　　　　　２１．１ｎｓ１０ＷＲＮ不活
性に対するＣＣＭＤＮ不活性　　　　１４．３ｎｓ１０
ＲＤＮ活性に対するＣＣＭＤＮ活性　　　　　　２１．
２ｎｓＩＯＲＤＮ不活性に対するＣＣＭＤＮ不活性　　
　　１４Ｊｎｇ書込みデータネ活性ホールド時間に対す
るＣＣＭＤＮ不活性ｎｓ 読出しデータ開放時間に対するＣＣＭＤＮ活性続出しデ
ータ開放時間に対するＣＣＭＤＮ不活性ＲＴＣＡＳ活性
に対するＣＣＭＤＮ活性ＲＴＣＡＳ不活性に対するＣＣ
ＭＤＮ不活性ＲＴＣＤＳ活性に対するＣＣＭＤＮ活性Ｒ
ＴＣＤＳ不活性に対するＣＣＭＤＮ不活性４６．６ｎｓ ２１．４ｎｓ ２４．７ｎｓ ２０．５ｎｓ １６．９ｎｓ ２０．６ｎｓ

【図面の簡単な説明】

第１図は、本発明の原理に基づいて構成されたマイクロ
コンピュータ周辺機器制御器のブロック図であり、 第２Ａ図は、従来のマイクロコンピュータ周辺機器制御
器により受信され発生される制御信号用のタイミング図
であり、 第２Ｂ図は、第１図のマイクロコンピュータ周辺機器制
御器により受信され発生される制御信号用のタイミング
図であり、 ・第３Ａ図及び第３Ｂ図は、第２Ｂ図の制御信号を発生
するべく、第１図のマイクロコンピュータ周辺機器制御
器のセクションを処理する指令の構成を示す回路図であ
り、 第４図は、ＰＩＯ制御器のブロック図であり、第５図は
、ＰＩ○制御器の外部出力線を示す図であり、 第６図は、ＰＩ○制御器の各入出力の波形及びタイミン
グを示した図である。 １０１・・・アドレスデコーディング、１０２・・・指
令処理、 １０３・・・タイマ、 １０４・・・主副込み制御、 １０５・・・従属割込み制御、 １０６・・・並列プリンタ、 １０７・・・バスインタフェース、 孝 美 馨 聡 彦 明 手続補正書く方式〉 １．事件の表示 特願平２−２４８５９７号 ２、発明の名称 マイクロコンピュータ周辺機器制御器 ３、補正をする者 事件との関係　　特　許　出　願　人 ７、補正の内容 （１）　　願書を別紙の通り補正 （１）委任状を提出 （１）　　第５図を別紙の通り補正 ８、添付書類の目録 （１）訂正願書 （２）委任状原文及び訳文 （３）図面 （曲釦、秋ｆＦ１．） １通 各１通 １通 ４゜

Claims (1)

1. 【特許請求の範囲】 １　入力／出力バスを備えたコンピュータシステム内で
   少なくとも一つの周辺機器と中央処理装置とのインタフ
   ェースを行うための装置であって、前記入力／出力バス
   を介する前記周辺機器と前記中央処理装置の間のデータ
   流れ及びアドレス及びデータタイミングを制御するため
   の非同期式制御器を備え、前記制御器手段が、前記周辺
   機器、前記制御処理装置及び前記入力／出力バスにおけ
   るアクセス回復時間の相違を補償するためのアクセス回
   復手段を含んでいることを特徴とする装置。 ２　前記アクセス回復手段が、前記入力／出力バスを介
   しての周辺機器に対するアクセス動作が終了したことを
   感知し、終了に応答した第１の信号を発生するための感
   知手段を含むことを特徴とする、請求項１に記載の装置
   。 ３　前記アクセス回復手段が、さらに、アクセス回復時
   間の前記相違に必要な補償量を決定するための手段を含
   んでいることを特徴とする、請求項２に記載の装置。 ４　必要な補償量を決定するための前記手段が予め選択
   可能な端末計数値を備えた計数手段であり、前記計数手
   段が前記第１の信号に応答して初期化されることを特徴
   とする、請求項３に記載の装置。 ５　前記アクセス回復手段が入力／出力バス制御信号を
   修正するための手段を含むことを特徴とする、請求項１
   に記載の装置。 ６　前記アクセス回復手段が、入力／出力バス制御信号
   の持続時間を伸ばすための手段を含むことを特徴とする
   、請求項５に記載の装置。 ７　入力／出力バス制御信号の持続時間を伸ばすための
   前記手段がＳＴＢＤＬＹ信号を活性化するための手段を
   含むことを特徴とする、請求項６に記載の装置。