JPH03290950A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03290950A JPH03290950A JP2092682A JP9268290A JPH03290950A JP H03290950 A JPH03290950 A JP H03290950A JP 2092682 A JP2092682 A JP 2092682A JP 9268290 A JP9268290 A JP 9268290A JP H03290950 A JPH03290950 A JP H03290950A
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- Japan
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- type
- plate electrode
- field plate
- element isolation
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置に関し、特に電界効果トランジ
スタを備えた半導体装置において、各電界効果トランジ
スタの間の素子分離に、いわゆるフィールドプレート電
極を用いた半導体装置に関するものである。
スタを備えた半導体装置において、各電界効果トランジ
スタの間の素子分離に、いわゆるフィールドプレート電
極を用いた半導体装置に関するものである。
［従来の技術］
従来から、半導体素子間の分離法として、たとえば、特
開昭６２−１９０８６９号公報等に示されるＬＯＧＯＳ
（Ｌｏｃａｌ ０ｒｉｄａｔｉｏｎ ｏｆ ５ｉｌ
ｉｃｏｎ）法を使用するのが一般的である。しかしなが
ら、ＬＯＧＯＳ法は、この方法特有のバーズビークとよ
ばれる酸化膜の不純物領域への食い込みが存在する。こ
れは、電界効果トランジスタのチャネル幅の減少ととも
に、ゲート電圧のしきい値を高くさせるという狭チャネ
ル効果を加速させるのに働く。そのため、ＬＯＧＯＳ法
による素子分離を用いている限り、電界効果トランジス
タの微細化が困難であった。
開昭６２−１９０８６９号公報等に示されるＬＯＧＯＳ
（Ｌｏｃａｌ ０ｒｉｄａｔｉｏｎ ｏｆ ５ｉｌ
ｉｃｏｎ）法を使用するのが一般的である。しかしなが
ら、ＬＯＧＯＳ法は、この方法特有のバーズビークとよ
ばれる酸化膜の不純物領域への食い込みが存在する。こ
れは、電界効果トランジスタのチャネル幅の減少ととも
に、ゲート電圧のしきい値を高くさせるという狭チャネ
ル効果を加速させるのに働く。そのため、ＬＯＧＯＳ法
による素子分離を用いている限り、電界効果トランジス
タの微細化が困難であった。
一方、電界効果トランジスタの微細化に対応でき、ある
いは放射線損傷に耐え得る素子分離法として、フィール
ドシールド分離を用いた半導体装置が、たとえば、特開
昭５５−８０３３２号公報、特開昭６０−４７４３７号
公報に開示されている。
いは放射線損傷に耐え得る素子分離法として、フィール
ドシールド分離を用いた半導体装置が、たとえば、特開
昭５５−８０３３２号公報、特開昭６０−４７４３７号
公報に開示されている。
第２図は、このようなフィールドシールド分離をｎチャ
ネル型ＭＯＳトランジスタ部とｐチャネル型ＭＯ８）ラ
ンジスタ部との両方に適用した従来のＣＭＯ８型半導体
装置を示す断面図である。第２図を参照して、ｐ型シリ
コン基板１の上には、ｎ型ウェル層２とｎ型ウェル層３
とが形成されている。ｎ型ウェル層２には素子分離部Ｅ
によって間隔を隔てられたｐチャネル型ＭＯＳ）ランジ
スタ部Ａ１．Ａ２が形成されている。ｎ型ウェル層３に
は、素子分離部Ｅによって間隔を隔てられたｎチャネル
型ＭＯＳ）ランジスタ部Ｂｌ、Ｂ２が形成されている。
ネル型ＭＯＳトランジスタ部とｐチャネル型ＭＯ８）ラ
ンジスタ部との両方に適用した従来のＣＭＯ８型半導体
装置を示す断面図である。第２図を参照して、ｐ型シリ
コン基板１の上には、ｎ型ウェル層２とｎ型ウェル層３
とが形成されている。ｎ型ウェル層２には素子分離部Ｅ
によって間隔を隔てられたｐチャネル型ＭＯＳ）ランジ
スタ部Ａ１．Ａ２が形成されている。ｎ型ウェル層３に
は、素子分離部Ｅによって間隔を隔てられたｎチャネル
型ＭＯＳ）ランジスタ部Ｂｌ、Ｂ２が形成されている。
ｐチャネル型ＭＯ３）ランジスタ部Ａｌ、Ａ２は、ゲー
ト電極７と、そのゲート電極７によって間隔を隔てられ
た２つのソースまたはドレイン領域としてのｐ０不純物
領域４とを有する。ゲート電極７は、ｎ型ウェル層２の
上にゲート絶縁膜６を介在させて形成されている。また
、ｎチャネル型ＭＯＳ）ランジスタ部Ｂｌ、Ｂ２は、ゲ
ート電極７とそのゲート電極７によって間隔を隔てられ
たｎ＋不純物領域５とを有する。ゲート電極７は、ｎ型
ウェル層３の上にゲート絶縁膜６を介在させて形成され
ている。ｐチャネル型ＭＯＳトランジスタ部Ａｌ、Ａ２
の間を電気的に分離するために、素子分離部Ｅが構成さ
れている。この素子分離部Ｅは、ｎ型ウェル層２の上に
絶縁膜８を介在させて形成されたフィールドプレート電
極２０によって構成される。また、ｎチャネル型ＭＯＳ
）ランジスタ部Ｂｌ、Ｂ２の間を電気的に分離するため
に同様の構造を有する素子分離部Ｅが構成されている。
ト電極７と、そのゲート電極７によって間隔を隔てられ
た２つのソースまたはドレイン領域としてのｐ０不純物
領域４とを有する。ゲート電極７は、ｎ型ウェル層２の
上にゲート絶縁膜６を介在させて形成されている。また
、ｎチャネル型ＭＯＳ）ランジスタ部Ｂｌ、Ｂ２は、ゲ
ート電極７とそのゲート電極７によって間隔を隔てられ
たｎ＋不純物領域５とを有する。ゲート電極７は、ｎ型
ウェル層３の上にゲート絶縁膜６を介在させて形成され
ている。ｐチャネル型ＭＯＳトランジスタ部Ａｌ、Ａ２
の間を電気的に分離するために、素子分離部Ｅが構成さ
れている。この素子分離部Ｅは、ｎ型ウェル層２の上に
絶縁膜８を介在させて形成されたフィールドプレート電
極２０によって構成される。また、ｎチャネル型ＭＯＳ
）ランジスタ部Ｂｌ、Ｂ２の間を電気的に分離するため
に同様の構造を有する素子分離部Ｅが構成されている。
この素子分離部Ｅは、フィールドプレート電極２０に印
加される電圧をそれぞれ、フィールドプレート電極２０
直下のｎ型ウェル層２、ｎ型ウェル層３の表面が反転し
ない電位に保持することによって、ｐチャネル型ＭＯ８
）ランジスタ部Ａｌ、Ａ２、ｎチャネル型ＭＯＳ）ラン
ジスタ部Ｂｌ、Ｂ２のそれぞれの間を電気的に分離する
ものである。
加される電圧をそれぞれ、フィールドプレート電極２０
直下のｎ型ウェル層２、ｎ型ウェル層３の表面が反転し
ない電位に保持することによって、ｐチャネル型ＭＯ８
）ランジスタ部Ａｌ、Ａ２、ｎチャネル型ＭＯＳ）ラン
ジスタ部Ｂｌ、Ｂ２のそれぞれの間を電気的に分離する
ものである。
［発明が解決しようとする課題］
従来のフィールドシールド分離によれば、各フィールド
プレート電極は同一材質の導電膜で構成されている。た
とえば、第２図に示されるｎチャネル型ＭＯＳ）ランジ
スタ部Ｂｌ、Ｂ２の素子分離部Ｅにおいて、フィールド
プレート電極２０がリンドープトポリシリコンなどのｎ
型導電層で構成される場合を考えてみる。この場合、ｎ
型フィーｋＦｊレート電極２０と、そのフィールドプレ
ート電極直下のｎ型ウェル層３の表面との間の仕事関数
差が大きい。仮にこのｎ型フィールドプレート電極をＭ
ＯＳトランジスタのゲートとみなすと、そのしきい値電
圧が低くなる。そのため、ｎ型フィールドプレート電極
２０をその直下のｎ型ウェル層３の表面と同じ電位、ま
たは各ｎ型ＭＯＳトランジスタのソースと同じ電位に保
持したとしても、サブスレッショルド電流によるリーク
が多く発生する。したがって、フィールドシールドの分
離特性が劣化するという問題点があった。これを解決す
るため、従来においては、フィールドプレート電極直下
の基板表面にエンハンスメント用の不純物を十分注入す
る必要があった。たとえば、上記例では、ｎ型フィール
ドプレート電極２０の直下のｎ型ウェル層３にｐ型不純
物を注入する必要があった。
プレート電極は同一材質の導電膜で構成されている。た
とえば、第２図に示されるｎチャネル型ＭＯＳ）ランジ
スタ部Ｂｌ、Ｂ２の素子分離部Ｅにおいて、フィールド
プレート電極２０がリンドープトポリシリコンなどのｎ
型導電層で構成される場合を考えてみる。この場合、ｎ
型フィーｋＦｊレート電極２０と、そのフィールドプレ
ート電極直下のｎ型ウェル層３の表面との間の仕事関数
差が大きい。仮にこのｎ型フィールドプレート電極をＭ
ＯＳトランジスタのゲートとみなすと、そのしきい値電
圧が低くなる。そのため、ｎ型フィールドプレート電極
２０をその直下のｎ型ウェル層３の表面と同じ電位、ま
たは各ｎ型ＭＯＳトランジスタのソースと同じ電位に保
持したとしても、サブスレッショルド電流によるリーク
が多く発生する。したがって、フィールドシールドの分
離特性が劣化するという問題点があった。これを解決す
るため、従来においては、フィールドプレート電極直下
の基板表面にエンハンスメント用の不純物を十分注入す
る必要があった。たとえば、上記例では、ｎ型フィール
ドプレート電極２０の直下のｎ型ウェル層３にｐ型不純
物を注入する必要があった。
そこで、この発明は上記のような問題点を解消するため
になされたもので、フィールドプレート電極をフィール
ドプレート電極直下の基板表面と同じ電位または分離さ
れる電界効果トランジスタのソースと同じ電位に保持し
ても、エンハンスメント用の不純物を注入することなく
、必要な分離特性を確保することが可能な半導体装置を
提供することを目的とする。
になされたもので、フィールドプレート電極をフィール
ドプレート電極直下の基板表面と同じ電位または分離さ
れる電界効果トランジスタのソースと同じ電位に保持し
ても、エンハンスメント用の不純物を注入することなく
、必要な分離特性を確保することが可能な半導体装置を
提供することを目的とする。
［課題を解決するための手段］
この発明に従った半導体装置は、半導体基板と、第１導
電型の半導体層と、複数個の第２導電型の電界効果トラ
ンジスタと、第１導電型の導電層とを備える。第１導電
型の半導体層は、半導体基板に形成されている。第２導
電型の電界効果トランジスタは、第１導電型の半導体層
の主表面に互いに間隔を隔てて形成されている。第１導
電型の導電層は、第２導電型の電界効果トランジスタの
間を電気的に分離するために、第１導電型の半導体層の
主表面上に絶縁膜を介在させて形成されている。
電型の半導体層と、複数個の第２導電型の電界効果トラ
ンジスタと、第１導電型の導電層とを備える。第１導電
型の半導体層は、半導体基板に形成されている。第２導
電型の電界効果トランジスタは、第１導電型の半導体層
の主表面に互いに間隔を隔てて形成されている。第１導
電型の導電層は、第２導電型の電界効果トランジスタの
間を電気的に分離するために、第１導電型の半導体層の
主表面上に絶縁膜を介在させて形成されている。
［作用］
この発明においては、第１導電型の半導体層の主表面上
に第１導電型の導電層が形成されている。
に第１導電型の導電層が形成されている。
そのため、第１導電型の導電層は、その直下の第１導電
型の半導体層表面との間の仕事関数差が小さい。したが
って、第１導電型の導電層の電位を、その直下の半導体
層表面と同じ電位または分離される各電界効果トランジ
スタのソースと同じ電位で保持しても、半導体層の表面
は反転しがたく、素子分離特性が劣化することはない。
型の半導体層表面との間の仕事関数差が小さい。したが
って、第１導電型の導電層の電位を、その直下の半導体
層表面と同じ電位または分離される各電界効果トランジ
スタのソースと同じ電位で保持しても、半導体層の表面
は反転しがたく、素子分離特性が劣化することはない。
［実施例］
第１図は、この発明に従った半導体装置の一実施例を示
す断面図である。ｎチャネル型ＭＯＳトランジスタ部と
ｐチャネル型ＭＯＳトランジスタ部の両方に本発明が適
用されたＣＭＯＳ型半導体装置が示されている。第１図
を参照して、ｐ型シリコン基板１の上にはｎ型ウェル層
２とｐ型ウェル層３とか形成されている。ｎ型ウェル層
２には、素子分離部Ｃと、それによって電気的に分離さ
れるｐチャネル型ＭＯ８）ランジスタ部Ａｌ、 Ａ２と
が構成されている。ｐ型ウェル層３には素子分離部りと
、それによって電気的に分離されるｎチャネル型ＭＯ８
ｈランジスタ部Ｂｌ、Ｂ２が構成されている。ｐチャネ
ル型ＭＯ３）ランジスタ部Ａｌ、Ａ２は、ゲート電極７
と、それによって間隔を隔てられた１対のソースまたは
ドレイン領域としてのｐ゛不純物領域４とから構成され
る。ゲート電極７はｎ型ウェル層２上にゲート絶縁膜６
を介在させて形成されている。また、ｎチャネル型ＭＯ
Ｓトランジスタ部Ｂｌ、Ｂ２は、ゲート電極７と、それ
によって間隔を隔てられた１対のソースまたはドレイン
領域としてのｎ″″不純物領域５とから構成される。
す断面図である。ｎチャネル型ＭＯＳトランジスタ部と
ｐチャネル型ＭＯＳトランジスタ部の両方に本発明が適
用されたＣＭＯＳ型半導体装置が示されている。第１図
を参照して、ｐ型シリコン基板１の上にはｎ型ウェル層
２とｐ型ウェル層３とか形成されている。ｎ型ウェル層
２には、素子分離部Ｃと、それによって電気的に分離さ
れるｐチャネル型ＭＯ８）ランジスタ部Ａｌ、 Ａ２と
が構成されている。ｐ型ウェル層３には素子分離部りと
、それによって電気的に分離されるｎチャネル型ＭＯ８
ｈランジスタ部Ｂｌ、Ｂ２が構成されている。ｐチャネ
ル型ＭＯ３）ランジスタ部Ａｌ、Ａ２は、ゲート電極７
と、それによって間隔を隔てられた１対のソースまたは
ドレイン領域としてのｐ゛不純物領域４とから構成され
る。ゲート電極７はｎ型ウェル層２上にゲート絶縁膜６
を介在させて形成されている。また、ｎチャネル型ＭＯ
Ｓトランジスタ部Ｂｌ、Ｂ２は、ゲート電極７と、それ
によって間隔を隔てられた１対のソースまたはドレイン
領域としてのｎ″″不純物領域５とから構成される。
ｐチャネル型ＭＯＳトランジスタ部Ａｌ、 Ａ２の間
を電気的に分離する素子分離部Ｃは、ｎ型ウェル層２の
上に絶縁膜８を介在させて形成されたｎ型フィールドプ
レート電極９を有する。また、ｎチャネル型ＭＯＳトラ
ンジスタ部Ｂｌ、Ｂ２の間を電気的に分離する素子分離
ｉＤは、ｐ型ウェル層３の上に絶縁膜８を介在させて形
成されたｎ型フィールドプレート電極１０を有する。ｎ
型フィールドプレート電極９は、リンかドープされたポ
リシリコン等のｎ型導電層によって形成される。
を電気的に分離する素子分離部Ｃは、ｎ型ウェル層２の
上に絶縁膜８を介在させて形成されたｎ型フィールドプ
レート電極９を有する。また、ｎチャネル型ＭＯＳトラ
ンジスタ部Ｂｌ、Ｂ２の間を電気的に分離する素子分離
ｉＤは、ｐ型ウェル層３の上に絶縁膜８を介在させて形
成されたｎ型フィールドプレート電極１０を有する。ｎ
型フィールドプレート電極９は、リンかドープされたポ
リシリコン等のｎ型導電層によって形成される。
ｎ型フィールドプレート電極１０は、ボロンがドープさ
れたポリシリコン等のｐ型環電層によって形成される。
れたポリシリコン等のｐ型環電層によって形成される。
第１図において、ｎ型フィールドプレート電極９か素子
分離機能を発揮するためには、ｎ型ウェル層２と同し電
位またはｐチャネル型ＭＯＳトランジスタ部Ａｌ、Ａ２
のソース領域と同じ電位に、ｎ型フィールドプレート電
極９の電位が保持される。一方、ｎ型フィールドプレー
ト電極１０は、その電位がｎチャネル型ＭＯＳトランジ
スタ部ＢＴ、Ｂ２のソース領域と同じ電位またはｐ型ウ
ェル層３と同し電位で保持されることにより、素子分離
機能を発揮する。
分離機能を発揮するためには、ｎ型ウェル層２と同し電
位またはｐチャネル型ＭＯＳトランジスタ部Ａｌ、Ａ２
のソース領域と同じ電位に、ｎ型フィールドプレート電
極９の電位が保持される。一方、ｎ型フィールドプレー
ト電極１０は、その電位がｎチャネル型ＭＯＳトランジ
スタ部ＢＴ、Ｂ２のソース領域と同じ電位またはｐ型ウ
ェル層３と同し電位で保持されることにより、素子分離
機能を発揮する。
なお、上記実施例においては、ｎ型ウェル層２の直上に
ｎ型のフィールドプレート電極を配し、あるいはｐ型ウ
ェル層の直上にｐ型フィールドプレート電極を配するこ
とにより、フィールドプレート電極直下の基板表面を反
転しに＜＜シている。
ｎ型のフィールドプレート電極を配し、あるいはｐ型ウ
ェル層の直上にｐ型フィールドプレート電極を配するこ
とにより、フィールドプレート電極直下の基板表面を反
転しに＜＜シている。
そのために、フィールドプレート電極の材料としてポリ
シリコンを用いて、それぞれｎ型またはｐ型の不純物を
ドープさせることによりフィールドプレート電極が構成
されている。フィールドプレート電極の材料としてポリ
シリコン以外の金属等の導電材料を用いてフィールドプ
レート電極直下の基板を反転しにくくするように構成し
てもよい。
シリコンを用いて、それぞれｎ型またはｐ型の不純物を
ドープさせることによりフィールドプレート電極が構成
されている。フィールドプレート電極の材料としてポリ
シリコン以外の金属等の導電材料を用いてフィールドプ
レート電極直下の基板を反転しにくくするように構成し
てもよい。
また、上記実施例においてはＣＭＯＳ型半導体装置に本
発明の素子分離構造を適用した例について説明している
が、少なくとも一方の導電形式を有する電界効果トラン
ジスタの分離において本発明のフィールドシールド分離
を適用してもよい。
発明の素子分離構造を適用した例について説明している
が、少なくとも一方の導電形式を有する電界効果トラン
ジスタの分離において本発明のフィールドシールド分離
を適用してもよい。
［発明の効果］
以上のようにこの発明によれば、フィールドプレート電
極の材料として、フィールドプレート電極直下の基板表
面との仕事関数差の小さなものを使用するので、基板の
表面が反転しにくくなり、フィールドプレート電極直下
の基板内におけるエンハンスメント用の不純物濃度を調
整する必要もなく、大きな素子分離能力を有するフィー
ルドシールド分離を得ることができる。
極の材料として、フィールドプレート電極直下の基板表
面との仕事関数差の小さなものを使用するので、基板の
表面が反転しにくくなり、フィールドプレート電極直下
の基板内におけるエンハンスメント用の不純物濃度を調
整する必要もなく、大きな素子分離能力を有するフィー
ルドシールド分離を得ることができる。
第１図は、この発明に従った素子分離構造の一実施例が
適用されたＣＭＯ８型半導体装置を示す断面図である。 第２図は、従来のフィールドシールド分離が適用された
ＣＭＯ８型半導体装置を示す断面図である。 図において、１はｐ型シリコン基板、２はｎ型ウェル層
、３はｐ型ウェル層、８は絶縁膜、９はｎ型フィールド
プレート電極、１０はｐ型フィールドプレート電極、Ａ
１．Ａ２はｐチャネル型ＭＯＳトランジスタ部、Ｂｌ、
Ｂ２はｎチャネル型ＭＯ８）ランジスタ部、Ｃはｎ型ウ
ェル上での素子分離部、Ｄはｐ型中エル上での素子分離
部である。
適用されたＣＭＯ８型半導体装置を示す断面図である。 第２図は、従来のフィールドシールド分離が適用された
ＣＭＯ８型半導体装置を示す断面図である。 図において、１はｐ型シリコン基板、２はｎ型ウェル層
、３はｐ型ウェル層、８は絶縁膜、９はｎ型フィールド
プレート電極、１０はｐ型フィールドプレート電極、Ａ
１．Ａ２はｐチャネル型ＭＯＳトランジスタ部、Ｂｌ、
Ｂ２はｎチャネル型ＭＯ８）ランジスタ部、Ｃはｎ型ウ
ェル上での素子分離部、Ｄはｐ型中エル上での素子分離
部である。
Claims (1)
- （１）半導体基板と、 前記半導体基板に形成され、主表面を有する第１導電型
の半導体層と、 前記第１導電型の半導体層の主表面に互いに間隔を隔て
て形成された複数個の第２導電型の電界効果トランジス
タと、 前記第２導電型の電界効果トランジスタの間を電気的に
分離するために前記第１導電型の半導体層の主表面上に
絶縁膜を介在させて形成された第１導電型の導電層とを
備えた、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2092682A JPH03290950A (ja) | 1990-04-07 | 1990-04-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2092682A JPH03290950A (ja) | 1990-04-07 | 1990-04-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03290950A true JPH03290950A (ja) | 1991-12-20 |
Family
ID=14061259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2092682A Pending JPH03290950A (ja) | 1990-04-07 | 1990-04-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03290950A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872392A (en) * | 1996-04-30 | 1999-02-16 | Nippon Steel Corporation | Semiconductor device and a method of fabricating the same |
| JPH1154606A (ja) * | 1997-08-04 | 1999-02-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
-
1990
- 1990-04-07 JP JP2092682A patent/JPH03290950A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872392A (en) * | 1996-04-30 | 1999-02-16 | Nippon Steel Corporation | Semiconductor device and a method of fabricating the same |
| US6048776A (en) * | 1996-04-30 | 2000-04-11 | United Microelectronics | Semiconductor device and a method of fabricating the same |
| JPH1154606A (ja) * | 1997-08-04 | 1999-02-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
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