JPH0424877B2 - - Google Patents
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- Publication number
- JPH0424877B2 JPH0424877B2 JP57022363A JP2236382A JPH0424877B2 JP H0424877 B2 JPH0424877 B2 JP H0424877B2 JP 57022363 A JP57022363 A JP 57022363A JP 2236382 A JP2236382 A JP 2236382A JP H0424877 B2 JPH0424877 B2 JP H0424877B2
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- JP
- Japan
- Prior art keywords
- region
- conductivity type
- disposed
- impurity concentration
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
- H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/314—Channel regions of field-effect devices of FETs of IGFETs having vertical doping variations
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はMIS電界効果トランジスタ（以下、単
にMOSトランジスタと記す）に関するもので、
特に、短いチヤネル長を有するMOSトランジス
タのパンチスルー耐圧を高める構造に関するもの
である。
にMOSトランジスタと記す）に関するもので、
特に、短いチヤネル長を有するMOSトランジス
タのパンチスルー耐圧を高める構造に関するもの
である。
(b) 技術の背景
大規模集積回路、特に大容量メモリには、チヤ
ネル長が1μｍ或いはそれ以下のMOSトランジス
タが用いられる。このような短チヤネルMOSト
ランジスタに於いては、従来の数μｍのチヤネル
長のMOSトランジスタには無かつた種々の不都
合が生じる。
ネル長が1μｍ或いはそれ以下のMOSトランジス
タが用いられる。このような短チヤネルMOSト
ランジスタに於いては、従来の数μｍのチヤネル
長のMOSトランジスタには無かつた種々の不都
合が生じる。
それらの問題のうち大きなものは、微細パター
ンの実現に関するものを別にすると、シヨートチ
ヤネル効果の発生、ソース／ドレイン耐圧の低
下、ホツトエレクトロン効果の発生である。
ンの実現に関するものを別にすると、シヨートチ
ヤネル効果の発生、ソース／ドレイン耐圧の低
下、ホツトエレクトロン効果の発生である。
一方、本発明に利用される技術として、SOI技
術が存在する。該技術の代表例は、二酸化珪素等
の絶縁物層上に非晶質シリコン層或いは多結晶シ
リコン層を被着し、それを単結晶化するものであ
つて、このようにして得た単結晶シリコン層に素
子が形成され、集積回路が形成される。この場合
の基板構成が一般的に、Semiconductor on
Insulatorと表現されることから、SOIと呼ばれる
のである。
術が存在する。該技術の代表例は、二酸化珪素等
の絶縁物層上に非晶質シリコン層或いは多結晶シ
リコン層を被着し、それを単結晶化するものであ
つて、このようにして得た単結晶シリコン層に素
子が形成され、集積回路が形成される。この場合
の基板構成が一般的に、Semiconductor on
Insulatorと表現されることから、SOIと呼ばれる
のである。
(c) 従来技術の問題点
本発明は、先に前記の諸問題を解決するMOS
トランジスタを発明し、特許出願を行つた。該発
明の詳細は特開昭55−130171号公報に記されてい
るので、此処ではその要点だけを紹介する。
トランジスタを発明し、特許出願を行つた。該発
明の詳細は特開昭55−130171号公報に記されてい
るので、此処ではその要点だけを紹介する。
該先願発明は第１図に示す構造を有する。該
MOSトランジスタに於ては、まず、基板１の不
純物濃度は、ソース（Ｓ）或いはドレイン(D)であ
るｎ＋領域２，３との接合耐圧を十分なものと
し、且つ空乏層の無用の伸びを抑制し得る濃度に
設定されている。ｐ＋領域４の存在によつて、ド
レイン空乏層がソース領域に伸びてパンチスルー
が生じるのが阻止され、更に、ｐ−領域５，５′
の存在により電界が緩和されてホツトエレクトロ
ンの発生が抑えられると共に、チヤネル両端に生
ずるエツジ効果が抑制されて、Vthに及ぼすチヤ
ネル長の影響（シヨートチヤネル効果）を無くし
ている。無効的チヤネル長を定める領域６の不純
物濃度は所定のVthを得る値に設定されている。
前記ｐ−領域領域５，５′及び前記ｐ領域６上に
絶縁膜７を介してゲート電極８が設けられてい
る。尚、９はフイールド絶縁膜を示している。
MOSトランジスタに於ては、まず、基板１の不
純物濃度は、ソース（Ｓ）或いはドレイン(D)であ
るｎ＋領域２，３との接合耐圧を十分なものと
し、且つ空乏層の無用の伸びを抑制し得る濃度に
設定されている。ｐ＋領域４の存在によつて、ド
レイン空乏層がソース領域に伸びてパンチスルー
が生じるのが阻止され、更に、ｐ−領域５，５′
の存在により電界が緩和されてホツトエレクトロ
ンの発生が抑えられると共に、チヤネル両端に生
ずるエツジ効果が抑制されて、Vthに及ぼすチヤ
ネル長の影響（シヨートチヤネル効果）を無くし
ている。無効的チヤネル長を定める領域６の不純
物濃度は所定のVthを得る値に設定されている。
前記ｐ−領域領域５，５′及び前記ｐ領域６上に
絶縁膜７を介してゲート電極８が設けられてい
る。尚、９はフイールド絶縁膜を示している。
かかる構造のMOSトランジスタに於ては、前
記の問題点はほぼ解決されているのであるが、
MOSトランジスタが更に小型化した場合には、
空乏層が前記ｐ＋領域４の下を通つて拡がり、パ
ンチスルーが発生してしまう。即ち、第２図の矢
印に示す径路によるブレークダウンが起るのであ
るが、小型MOSトランジスタに於ては、実現し
得るｐ＋領域４の深さには限界があるので、前記
構造ではこの問題は解決されない。
記の問題点はほぼ解決されているのであるが、
MOSトランジスタが更に小型化した場合には、
空乏層が前記ｐ＋領域４の下を通つて拡がり、パ
ンチスルーが発生してしまう。即ち、第２図の矢
印に示す径路によるブレークダウンが起るのであ
るが、小型MOSトランジスタに於ては、実現し
得るｐ＋領域４の深さには限界があるので、前記
構造ではこの問題は解決されない。
(d) 発明の目的
本発明の目的は、かかる径路によるブレークダ
ウンの発生することのない短チヤネルMOSトラ
ンジスタを提供することである。
ウンの発生することのない短チヤネルMOSトラ
ンジスタを提供することである。
(e) 発明の構成
この目的を達成する為、本発明のMOSトラン
ジスタは、絶縁基板上に形成された半導体層、前
記半導体層に、互いに離隔して配設された第一導
電型を有する第１の領域と第２の領域、前記第１
の領域と第２の領域との間に配設された第二の導
電型を有する第３の領域、前記第１の領域と第３
の領域との間に配設された第二導電型で低不純物
濃度を有する第４の領域、前記第２の領域と第３
の領域との間に配設された第二導電型で低不純物
濃度を有する第５の領域、前記第３の領域下に、
当該第３の領域と前記絶縁基板とに接して配置さ
れた第二導電型で高不純物濃度を有する第６の領
域、及び前記第３の領域上に絶縁膜を介して配設
されたゲート電極とを備えた構造を有する。
ジスタは、絶縁基板上に形成された半導体層、前
記半導体層に、互いに離隔して配設された第一導
電型を有する第１の領域と第２の領域、前記第１
の領域と第２の領域との間に配設された第二の導
電型を有する第３の領域、前記第１の領域と第３
の領域との間に配設された第二導電型で低不純物
濃度を有する第４の領域、前記第２の領域と第３
の領域との間に配設された第二導電型で低不純物
濃度を有する第５の領域、前記第３の領域下に、
当該第３の領域と前記絶縁基板とに接して配置さ
れた第二導電型で高不純物濃度を有する第６の領
域、及び前記第３の領域上に絶縁膜を介して配設
されたゲート電極とを備えた構造を有する。
(f) 発明の実施例
本発明のMOSトランジスタは前記SOI構造の
基板に構成される。該SOI構造の基板を得ること
は公知技術である。本発明の実施に適したSOI基
板の一例は、シリコン層の厚みが0.3〜1μｍ、不
純物濃度１×1015／cm3のｐ型のものである。
基板に構成される。該SOI構造の基板を得ること
は公知技術である。本発明の実施に適したSOI基
板の一例は、シリコン層の厚みが0.3〜1μｍ、不
純物濃度１×1015／cm3のｐ型のものである。
第３図に本発明のｎチヤネルMOSトランジス
タの構造が示される。同図ａは平面図であり、ｂ
はそのＸ−X′断面図である。
タの構造が示される。同図ａは平面図であり、ｂ
はそのＸ−X′断面図である。
本発明のｎチヤネルMOSトランジスタに於て
も、前記先願発明のMOSトランジスタと同様、
ｐ＋領域１４が設けられており、ドレイン空乏層
がソース領域に伸びてパンチスルーが生じるのを
阻止している。更に、ｐ−領域１５，１５′がチ
ヤネル領域１６の両側に設けられて、シヨートチ
ヤネル効果とホツトエレクトロン効果の発生を防
止している。ｐ＋領域１４の形成はイオン注入に
よつて実施される。
も、前記先願発明のMOSトランジスタと同様、
ｐ＋領域１４が設けられており、ドレイン空乏層
がソース領域に伸びてパンチスルーが生じるのを
阻止している。更に、ｐ−領域１５，１５′がチ
ヤネル領域１６の両側に設けられて、シヨートチ
ヤネル効果とホツトエレクトロン効果の発生を防
止している。ｐ＋領域１４の形成はイオン注入に
よつて実施される。
チヤネル領域１６の不純物濃度は所定のVthを
得るように設定されており、該領域の不純物濃度
調整はイオン注入によつて行われる。
得るように設定されており、該領域の不純物濃度
調整はイオン注入によつて行われる。
かかる構造を採ることによつて本発明のMOS
トランジスタは、前記先願発明のMOSトランジ
スタと同様、チヤネル長が小であるにもかかわら
ず、シヨートチヤネル効果の発生、ソース／ドレ
イン耐圧の低下、ホツトエレクトロン効果の発生
といつた問題を解決しているのであるが、更に、
前記先願発明のMOSトランジスタでは未解決で
あつた、ｐ＋領域の下を通る径路によるブレーク
ダウンの問題も解決されている。
トランジスタは、前記先願発明のMOSトランジ
スタと同様、チヤネル長が小であるにもかかわら
ず、シヨートチヤネル効果の発生、ソース／ドレ
イン耐圧の低下、ホツトエレクトロン効果の発生
といつた問題を解決しているのであるが、更に、
前記先願発明のMOSトランジスタでは未解決で
あつた、ｐ＋領域の下を通る径路によるブレーク
ダウンの問題も解決されている。
即ち、本発明のMOSトランジスタはSOI基板
に形成され、ｐ＋領域１４の下は二酸化珪素の如
き絶縁体であることから、ｐ＋領域１４の下を通
る径路を存在せず、かかる径路のブレークダウン
は生じないのである。
に形成され、ｐ＋領域１４の下は二酸化珪素の如
き絶縁体であることから、ｐ＋領域１４の下を通
る径路を存在せず、かかる径路のブレークダウン
は生じないのである。
本発明のMOSトランジスタを構成する諸領域
はいずれもイオン注入によつて形成される。第３
図の１１は絶縁体、１２，１３はソース或いはド
レイン領域であるｎ＋領域、１７はゲート絶縁
膜、１８はゲート電極（ｎ＋型多結晶シリコン）、
１９はフイールド絶縁膜である。尚、第３図には
図示されていないが、ソース、ドレイン電極はｎ
＋領域１２，１３上に配設され、接続される。
はいずれもイオン注入によつて形成される。第３
図の１１は絶縁体、１２，１３はソース或いはド
レイン領域であるｎ＋領域、１７はゲート絶縁
膜、１８はゲート電極（ｎ＋型多結晶シリコン）、
１９はフイールド絶縁膜である。尚、第３図には
図示されていないが、ソース、ドレイン電極はｎ
＋領域１２，１３上に配設され、接続される。
(g) 発明の効果
以上説明した如く、本発明のMOSトランジス
タに於ては、トランジスタの小型化にともなつて
生じるシヨートチヤネル効果の発生、ソース／ド
レイン耐圧の低下、ホツトエレクトロン効果の発
生といつた問題を解決しているだけでなく、ｐ＋
領域１４の下を通る径路によるブレークダウンも
生じることがないので、MOSトランジスタをよ
り小型化し、集積回路を高集積化することが可能
となる。
タに於ては、トランジスタの小型化にともなつて
生じるシヨートチヤネル効果の発生、ソース／ド
レイン耐圧の低下、ホツトエレクトロン効果の発
生といつた問題を解決しているだけでなく、ｐ＋
領域１４の下を通る径路によるブレークダウンも
生じることがないので、MOSトランジスタをよ
り小型化し、集積回路を高集積化することが可能
となる。
第１図及び第２図は先行技術とその問題点を示
す図、第３図は本発明を示す図であつて、図に於
て、１はｐ型シリコン基板、２，１２，３，１３
はソース或いはドレイン領域、４，１４はｐ＋領
域、５，５，１５，１５′はｐ−領域、６，１６
はチヤネル領域、７，１７はゲート絶縁膜、８，
１８はゲート電極、９，１９はフイールド絶縁
膜、１１は絶縁体基板である。
す図、第３図は本発明を示す図であつて、図に於
て、１はｐ型シリコン基板、２，１２，３，１３
はソース或いはドレイン領域、４，１４はｐ＋領
域、５，５，１５，１５′はｐ−領域、６，１６
はチヤネル領域、７，１７はゲート絶縁膜、８，
１８はゲート電極、９，１９はフイールド絶縁
膜、１１は絶縁体基板である。
Claims (1)
- １ 絶縁基板上に形成された半導体層、前記半導
体層に、互いに離隔して配設された第一導電型を
有する第１の領域と第２の領域、前記第１の領域
と第２の領域との間に配設された第二の導電型を
有する第３の領域、前記第１の領域と第３の領域
との間に配設された第二導電型で低不純物濃度を
有する第４の領域、前記第２の領域と第３の領域
との間に配設された第二導電型で低不純物濃度を
有する第５の領域、前記第３の領域下に、当該第
３の領域と前記絶縁基板とに接して配置された第
二導電型で高不純物濃度を有する第６の領域、及
び前記第３の領域上に絶縁膜を介して配設された
ゲート電極とを備えてなることを特徴とするMIS
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022363A JPS58139471A (ja) | 1982-02-15 | 1982-02-15 | Ｍｉｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022363A JPS58139471A (ja) | 1982-02-15 | 1982-02-15 | Ｍｉｓ電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58139471A JPS58139471A (ja) | 1983-08-18 |
| JPH0424877B2 true JPH0424877B2 (ja) | 1992-04-28 |
Family
ID=12080538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57022363A Granted JPS58139471A (ja) | 1982-02-15 | 1982-02-15 | Ｍｉｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58139471A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5238857A (en) * | 1989-05-20 | 1993-08-24 | Fujitsu Limited | Method of fabricating a metal-oxide-semiconductor device having a semiconductor on insulator (SOI) structure |
| JP2782781B2 (ja) * | 1989-05-20 | 1998-08-06 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2007214495A (ja) * | 2006-02-13 | 2007-08-23 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928993B2 (ja) * | 1975-03-10 | 1984-07-17 | 日本電信電話株式会社 | 半導体装置とその製造方法 |
| JPS55130171A (en) * | 1979-03-29 | 1980-10-08 | Fujitsu Ltd | Mos field effect transistor |
-
1982
- 1982-02-15 JP JP57022363A patent/JPS58139471A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58139471A (ja) | 1983-08-18 |
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