JPH03290961A - 相補型ゲートアレー - Google Patents
相補型ゲートアレーInfo
- Publication number
- JPH03290961A JPH03290961A JP2091620A JP9162090A JPH03290961A JP H03290961 A JPH03290961 A JP H03290961A JP 2091620 A JP2091620 A JP 2091620A JP 9162090 A JP9162090 A JP 9162090A JP H03290961 A JPH03290961 A JP H03290961A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- oxide film
- silicon oxide
- film
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ゲートアレーに利用する。
本発明は、ＣＭＯＳゲートアレーにおいて、素子間分離
に溝分離を用いることにより、ラッチアップの防止と高
集積化とを図ったものである。
に溝分離を用いることにより、ラッチアップの防止と高
集積化とを図ったものである。
従来、相補型ゲートアレー（以下、ＣＭＯＳゲートアレ
ーという。）においては、第３図に示すように、Ｎチャ
ネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ
という。）とＰチャネルＭＯＳトランジスタ （以下、
ＰＭＯＳトランジスタという。）の素子分離は、ＬＯＣ
Ｏ３法（酸化膜分離法）によるフィールド酸化膜５によ
り行っている。また、ラッチアップを防止する方法とし
て、チャネルストッパー４、ならびにＮ型ウェル２およ
びＰ型ウェル３からなるダブルウェルを用いている。
ーという。）においては、第３図に示すように、Ｎチャ
ネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ
という。）とＰチャネルＭＯＳトランジスタ （以下、
ＰＭＯＳトランジスタという。）の素子分離は、ＬＯＣ
Ｏ３法（酸化膜分離法）によるフィールド酸化膜５によ
り行っている。また、ラッチアップを防止する方法とし
て、チャネルストッパー４、ならびにＮ型ウェル２およ
びＰ型ウェル３からなるダブルウェルを用いている。
また、ＮＭＯＳトランジスタとＮＭＯＳトランジスタ、
およびＰＭＯＳトランジスタとＰＭＯＳトランジスタの
素子分離も同様にＬＯＣＯ３法によるフィールド酸化膜
５で行っている。
およびＰＭＯＳトランジスタとＰＭＯＳトランジスタの
素子分離も同様にＬＯＣＯ３法によるフィールド酸化膜
５で行っている。
近年、ゲートアレーでは、高集積化が必要不可欠となっ
ている。高集積化の手段としては、トランジスタや配線
の超微細化も重要であるが、効率的に大きな期待はでき
ない。むしろ、不活性領域である素子分離領域を微細化
することで、大幅な高集積化が可能となる。
ている。高集積化の手段としては、トランジスタや配線
の超微細化も重要であるが、効率的に大きな期待はでき
ない。むしろ、不活性領域である素子分離領域を微細化
することで、大幅な高集積化が可能となる。
しかし、前述した従来の構造では素子分離をＬｏｃｏｓ
法により行っているため、ある程度の微細化が進むとウ
ェル濃度を濃くしても、第３図で示すＮ型拡散層９とＮ
型ウェル２の間や、Ｐ型拡散層１０とＰ型ウェル３の間
の耐圧が小さくなる等、いわゆるラッチアップ耐性は著
しく劣化する欠点がある。
法により行っているため、ある程度の微細化が進むとウ
ェル濃度を濃くしても、第３図で示すＮ型拡散層９とＮ
型ウェル２の間や、Ｐ型拡散層１０とＰ型ウェル３の間
の耐圧が小さくなる等、いわゆるラッチアップ耐性は著
しく劣化する欠点がある。
また同様に、ＮＭＯＳトランジスタとＮＭＯＳトランジ
スタもしくは２ＭＯＳトランジスタと２ＭＯＳトランジ
スタが隣りあった所では、前記Ｌｏｃｏｓ法では、ある
程度の微細化によりＮ型拡散層間隔もしくはＰ型拡赦層
間隔が縮まると耐圧が劣化し、寄生トランジスタ特性を
生じてしまう欠点がある。
スタもしくは２ＭＯＳトランジスタと２ＭＯＳトランジ
スタが隣りあった所では、前記Ｌｏｃｏｓ法では、ある
程度の微細化によりＮ型拡散層間隔もしくはＰ型拡赦層
間隔が縮まると耐圧が劣化し、寄生トランジスタ特性を
生じてしまう欠点がある。
本発明の目的は、前記の欠点を除去することにより、ラ
ッチアップを防止でき、かつ高集積度が可能であるＣＭ
ＯＳゲートアレーを提供することにある。
ッチアップを防止でき、かつ高集積度が可能であるＣＭ
ＯＳゲートアレーを提供することにある。
本発明は、ＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタとを素子とする相補型ゲートアレー
において、前記素子間の分離を行うための溝分離構造を
設けたことを特徴とする。
ＭＯＳトランジスタとを素子とする相補型ゲートアレー
において、前記素子間の分離を行うための溝分離構造を
設けたことを特徴とする。
溝分離は、微細な溝を形成し、溝内を例えばシリコン酸
化物で埋めて完全な絶縁分離を達成できる。
化物で埋めて完全な絶縁分離を達成できる。
従って、素子分離領域を小さくでき、高集積化が可能に
なるとともに、隣り合う領域は完全に絶縁分離されラッ
チアップの発生を防止することが可能となる。
なるとともに、隣り合う領域は完全に絶縁分離されラッ
チアップの発生を防止することが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す模式的縦断面図であ
る。
る。
本箱−実施例は、２ＭＯＳトランジスタとＮＭＯＳトラ
ンジスタとを含むＣＭＯＳゲートアレーにおいて、 本発明の特徴とするところの、素子間分離のための、内
部がシリコン酸化膜１５で埋め込まれた素子分離溝１４
が設けられている。
ンジスタとを含むＣＭＯＳゲートアレーにおいて、 本発明の特徴とするところの、素子間分離のための、内
部がシリコン酸化膜１５で埋め込まれた素子分離溝１４
が設けられている。
次に、本箱−実施例の製造方法について簡単に説明する
。
。
Ｐ型シリコン基板１内の所定の位置にＮ型ウェル２を形
成する。
成する。
次に、各々の素子間で分離を要する箇所にエツチングに
より、例えば、輻約１μｍ１深さ約５μｍ程度の素子分
離溝１４を形成する。
より、例えば、輻約１μｍ１深さ約５μｍ程度の素子分
離溝１４を形成する。
次に、ゲート絶縁膜６およびゲート電極７を形成し、ゲ
ート電極７をマスクとしてイオン注入により、Ｎ型拡散
層９およびＰ型拡散層１ｏを形成する。
ート電極７をマスクとしてイオン注入により、Ｎ型拡散
層９およびＰ型拡散層１ｏを形成する。
次に、全面を薄く熱酸化しシリコン酸化膜８を形成した
後、素子分離溝１４を埋めるために、全面に絶縁膜例え
ばＢＰＳＧ等のシリコン酸化膜Ｉ５を成長し、さらに平
坦性をよくするために全体を異方性エツチングし、素子
分離溝１４のみにシリコン酸化膜１５を残す。
後、素子分離溝１４を埋めるために、全面に絶縁膜例え
ばＢＰＳＧ等のシリコン酸化膜Ｉ５を成長し、さらに平
坦性をよくするために全体を異方性エツチングし、素子
分離溝１４のみにシリコン酸化膜１５を残す。
次に、既存の方法により、層間絶縁膜としてのシリコン
酸化膜１１を形成し、それにコンタクト孔１２をあけ、
アルミニウム配線１３を形成することにより、本箱−実
施例のＣＭＯＳゲートアレーを得る。
酸化膜１１を形成し、それにコンタクト孔１２をあけ、
アルミニウム配線１３を形成することにより、本箱−実
施例のＣＭＯＳゲートアレーを得る。
第２図は本発明の第二実施例を示す模式的縦断面図で、
素子分離溝内にシリコン酸化膜を埋め込む方法を変えた
場合を示す。
素子分離溝内にシリコン酸化膜を埋め込む方法を変えた
場合を示す。
前述した第一実施例では、素子分離溝１４をトランジス
タ形成前に開孔したが、第２図に示すように、素子分離
溝１４をトランジスタ形成後に開孔することも可能であ
る。
タ形成前に開孔したが、第２図に示すように、素子分離
溝１４をトランジスタ形成後に開孔することも可能であ
る。
この場合、素子分離溝１４に埋め込むシリコン酸化膜１
５をゲート電極７とアルミニウム配線１３の間のシリコ
ン酸化膜１１と同時に形成できる。
５をゲート電極７とアルミニウム配線１３の間のシリコ
ン酸化膜１１と同時に形成できる。
なお、本発明による構造は、実施例に述べた材料および
トランジスタ構造に限られるものではない。
トランジスタ構造に限られるものではない。
以上説明したように、本発明によれば、ラッチアップを
生じることなしに素子分離領域を微細化でき、同時に大
幅な高集積化が可能となり、その効果は大である。また
、本発明による構造では、例えば、Ｐ型シリコン基板を
用いる場合は、ＰＭＯ８形成領域にＮ型ウェルを形成す
るだけでよく、微細化を行ってもダブルウェルとしての
Ｐ型ウェルの形成は不要となる効果も得られる。
生じることなしに素子分離領域を微細化でき、同時に大
幅な高集積化が可能となり、その効果は大である。また
、本発明による構造では、例えば、Ｐ型シリコン基板を
用いる場合は、ＰＭＯ８形成領域にＮ型ウェルを形成す
るだけでよく、微細化を行ってもダブルウェルとしての
Ｐ型ウェルの形成は不要となる効果も得られる。
極、８．１１．１５・・・シリコン酸化膜、９・・・Ｎ
型拡散層、１０・・・Ｐ型拡散層、１２・・・コンタク
ト孔、１３・・・アルミニウム配線、１４・・・素子分
離溝。
型拡散層、１０・・・Ｐ型拡散層、１２・・・コンタク
ト孔、１３・・・アルミニウム配線、１４・・・素子分
離溝。
Claims (1)
- 【特許請求の範囲】 １、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタとを素子とする相補型ゲートアレーにおい
て、 前記素子間の分離を行うための溝分離構造を設けた ことを特徴とする相補型ゲートアレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091620A JPH03290961A (ja) | 1990-04-06 | 1990-04-06 | 相補型ゲートアレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091620A JPH03290961A (ja) | 1990-04-06 | 1990-04-06 | 相補型ゲートアレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03290961A true JPH03290961A (ja) | 1991-12-20 |
Family
ID=14031617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2091620A Pending JPH03290961A (ja) | 1990-04-06 | 1990-04-06 | 相補型ゲートアレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03290961A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203994A (ja) * | 1995-01-24 | 1996-08-09 | Nec Corp | 半導体装置およびその製造方法 |
| US6087705A (en) * | 1997-12-19 | 2000-07-11 | Advanced Micro Devices, Inc. | Trench isolation structure partially bound between a pair of low K dielectric structures |
| US6140691A (en) * | 1997-12-19 | 2000-10-31 | Advanced Micro Devices, Inc. | Trench isolation structure having a low K dielectric material isolated from a silicon-based substrate |
| US6194772B1 (en) * | 1999-05-12 | 2001-02-27 | United Microelectronics Corp. | High-voltage semiconductor device with trench structure |
-
1990
- 1990-04-06 JP JP2091620A patent/JPH03290961A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203994A (ja) * | 1995-01-24 | 1996-08-09 | Nec Corp | 半導体装置およびその製造方法 |
| US5966598A (en) * | 1995-01-24 | 1999-10-12 | Nec Corporation | Semiconductor device having an improved trench isolation and method for forming the same |
| US6087705A (en) * | 1997-12-19 | 2000-07-11 | Advanced Micro Devices, Inc. | Trench isolation structure partially bound between a pair of low K dielectric structures |
| US6140691A (en) * | 1997-12-19 | 2000-10-31 | Advanced Micro Devices, Inc. | Trench isolation structure having a low K dielectric material isolated from a silicon-based substrate |
| US6194772B1 (en) * | 1999-05-12 | 2001-02-27 | United Microelectronics Corp. | High-voltage semiconductor device with trench structure |
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