JPH03291013A - レベルシフト回路 - Google Patents
レベルシフト回路Info
- Publication number
- JPH03291013A JPH03291013A JP2093426A JP9342690A JPH03291013A JP H03291013 A JPH03291013 A JP H03291013A JP 2093426 A JP2093426 A JP 2093426A JP 9342690 A JP9342690 A JP 9342690A JP H03291013 A JPH03291013 A JP H03291013A
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- Japan
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- voltage
- level shift
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- gate
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- Pending
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- 238000004519 manufacturing process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 3
- 239000000284 extract Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の内部において、論理しきい
値の異なる回路間で電圧レベルの変換を行うレベルシフ
ト回路に関するものである。
値の異なる回路間で電圧レベルの変換を行うレベルシフ
ト回路に関するものである。
入力電圧を一定電圧レベルシフトさせる場合、第２図に
示すように電界効果トランジスタ（ＦＥＴ）２１．２２
を直列に接続したソースホロワ型レベルシフト回路が広
く用いられる。同図において、符号２３．２４．２５は
、それぞれ入力端子、出力端子、制御電圧用端子を示し
ている。ＦＥＴ２１．２２にまったく同じものを用いれ
ば、製造時の条件の変動による特性のバラツキは相殺さ
れ、ＦＥＴ２１のゲート・ソース間電圧Ｖ とＦＥ５
ｌ Ｔ２２のゲート・ソース間電圧Ｖ が等しくなｓ２ る。したがって、ＦＥＴ２２のゲートに与える制御電圧
を低電位側電圧Ｖ に対して常に一定の電Ｓ 位差となるようにすれば、ゲート・ソース間電圧ｖｇｓ
よすなわちソースホロワ型レベルシフト回路としてのレ
ベルシフト量が一定となる。
示すように電界効果トランジスタ（ＦＥＴ）２１．２２
を直列に接続したソースホロワ型レベルシフト回路が広
く用いられる。同図において、符号２３．２４．２５は
、それぞれ入力端子、出力端子、制御電圧用端子を示し
ている。ＦＥＴ２１．２２にまったく同じものを用いれ
ば、製造時の条件の変動による特性のバラツキは相殺さ
れ、ＦＥＴ２１のゲート・ソース間電圧Ｖ とＦＥ５
ｌ Ｔ２２のゲート・ソース間電圧Ｖ が等しくなｓ２ る。したがって、ＦＥＴ２２のゲートに与える制御電圧
を低電位側電圧Ｖ に対して常に一定の電Ｓ 位差となるようにすれば、ゲート・ソース間電圧ｖｇｓ
よすなわちソースホロワ型レベルシフト回路としてのレ
ベルシフト量が一定となる。
ところで、レベルシフト回路に対して制御電圧を与える
回路としては、第３図あるいは第４図に示す回路が知ら
れている。第３図の回路は、デプリーション型のＦＥＴ
３１と抵抗３２で構成され、第４図の回路は、抵抗４１
、ダイオード４２および分圧抵抗４３．４４で構成され
ている。
回路としては、第３図あるいは第４図に示す回路が知ら
れている。第３図の回路は、デプリーション型のＦＥＴ
３１と抵抗３２で構成され、第４図の回路は、抵抗４１
、ダイオード４２および分圧抵抗４３．４４で構成され
ている。
しかし、′！Ｊ３図の回路は、ＦＥＴ３１のバラツキの
影響を強く受け、所望の制御電圧を得にくい。
影響を強く受け、所望の制御電圧を得にくい。
また、第４図の回路では、ダイオード４２でクランプし
た電圧を抵抗４３および４４で分圧して用いるため、温
度特性が悪い。さらに、第３図または第４図の回路を基
本とし、それぞれの回路の欠点を補償する方法もあるが
、その場合には回路が複雑にならざるをえない。
た電圧を抵抗４３および４４で分圧して用いるため、温
度特性が悪い。さらに、第３図または第４図の回路を基
本とし、それぞれの回路の欠点を補償する方法もあるが
、その場合には回路が複雑にならざるをえない。
本発明の課題は、このような問題点を解消することにあ
る。
る。
上記課題を解決するために本発明のレベルシフト回路は
、ドレインが高電位側の電源に接続された第１のＦＥＴ
と、ドレインが第１のＦＥＴのソースに接続されソース
が低電位側の電源に接続された第２のＦＥＴと、第１お
よび第２のＦＥＴからなる直列回路に対して並列に接続
されると共に入力端子と出力端子が短絡されて第２のＦ
ＥＴのゲートに接続されたインバータとを有し、第１の
ＦＥＴのゲートを入力端子とし第１のＦＥＴのソースを
出力端子とするものである。すなわち、本発明のレベル
シフト回路は、第１のＦＥＴと第２のＦＥＴとでソース
ホロワ型レベルシフト回路が構成され、このソースホロ
ワ型レベルシフト回路に対して並列に接続されると共に
入力端子と出力端子が短絡されて第２のＦＥＴのゲート
に接続されたインバータを制御電圧供給回路として付加
したものである。
、ドレインが高電位側の電源に接続された第１のＦＥＴ
と、ドレインが第１のＦＥＴのソースに接続されソース
が低電位側の電源に接続された第２のＦＥＴと、第１お
よび第２のＦＥＴからなる直列回路に対して並列に接続
されると共に入力端子と出力端子が短絡されて第２のＦ
ＥＴのゲートに接続されたインバータとを有し、第１の
ＦＥＴのゲートを入力端子とし第１のＦＥＴのソースを
出力端子とするものである。すなわち、本発明のレベル
シフト回路は、第１のＦＥＴと第２のＦＥＴとでソース
ホロワ型レベルシフト回路が構成され、このソースホロ
ワ型レベルシフト回路に対して並列に接続されると共に
入力端子と出力端子が短絡されて第２のＦＥＴのゲート
に接続されたインバータを制御電圧供給回路として付加
したものである。
インバータの入力と出力を短絡させると出力電圧はイン
バータの論理しきい値電圧となる。この電圧は製造バラ
ツキの影響および温度変動の影響を受けにくい。また、
このインバータにおける電源電圧の変動による論理しき
い値電圧の変動分は、電源電圧の変動がソースホロワ型
レベルシフト回路に与える影響を相殺するように作用す
る。
バータの論理しきい値電圧となる。この電圧は製造バラ
ツキの影響および温度変動の影響を受けにくい。また、
このインバータにおける電源電圧の変動による論理しき
い値電圧の変動分は、電源電圧の変動がソースホロワ型
レベルシフト回路に与える影響を相殺するように作用す
る。
第１図は本発明の一実施例を示す回路図である。
この実施例のレベルシフト回路は、エンハンスメント型
のＦＥＴＩおよび２を直列に接続したソースホロワ型レ
ベルシフト回路と、インバータを基本回路とする制御電
圧供給回路５とで構成されている。
のＦＥＴＩおよび２を直列に接続したソースホロワ型レ
ベルシフト回路と、インバータを基本回路とする制御電
圧供給回路５とで構成されている。
ソースホロワ型レベルシフト回路において、ＦＥＴ１の
ドレインは高電位側の電圧ｖｄｄに接続され、ＦＥＴ２
のソースは停電位側の電圧Ｖ に接Ｓ 続されている。制御電圧供給回路５は、このソースホロ
ワ型レベルシフト回路に対して並列に接続されている。
ドレインは高電位側の電圧ｖｄｄに接続され、ＦＥＴ２
のソースは停電位側の電圧Ｖ に接Ｓ 続されている。制御電圧供給回路５は、このソースホロ
ワ型レベルシフト回路に対して並列に接続されている。
制御電圧供給回路５に用いられているインバータは、Ｄ
ＣＦ Ｌ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＰＥＴ
Ｌｏｇｉｃ ）の基本回路であり、ゲート・ソース間が
短絡されたデイプリージョン型のＦＥＴ４を負荷素子と
し、エンハンスメント型のＦＥＴ３をスイッチング素子
とするいわゆるＥ／Ｄ型インバータである。Ｅ／Ｄ型イ
ンバータは、スイッチング素子のゲートに与えられた入
力信号を反転してスイッチング素子と負荷素子の接続点
から出力信号を取り出すものであるが、ここでは入力端
子と出力端子とが短絡されている。インバータの入力端
子と出力端子を短絡させると、その出力電圧はインバー
タの論理しきい値電圧になる。すなわち、制御電圧供給
回路５はインバータの論理しきい値電圧を制御電圧とし
て出力し、この制御電圧はＦＥＴ２のゲートに印加され
る。ＦＥＴＩのゲートには入力端子６が接続され、ＦＥ
ＴＩのソースとＦＥＴ２のドレインとの接続点には出力
端子７が接続されている。なお、符号８および９はそれ
ぞれ高電位側電源端子およ低電位側電源端子を示してい
る。
ＣＦ Ｌ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＰＥＴ
Ｌｏｇｉｃ ）の基本回路であり、ゲート・ソース間が
短絡されたデイプリージョン型のＦＥＴ４を負荷素子と
し、エンハンスメント型のＦＥＴ３をスイッチング素子
とするいわゆるＥ／Ｄ型インバータである。Ｅ／Ｄ型イ
ンバータは、スイッチング素子のゲートに与えられた入
力信号を反転してスイッチング素子と負荷素子の接続点
から出力信号を取り出すものであるが、ここでは入力端
子と出力端子とが短絡されている。インバータの入力端
子と出力端子を短絡させると、その出力電圧はインバー
タの論理しきい値電圧になる。すなわち、制御電圧供給
回路５はインバータの論理しきい値電圧を制御電圧とし
て出力し、この制御電圧はＦＥＴ２のゲートに印加され
る。ＦＥＴＩのゲートには入力端子６が接続され、ＦＥ
ＴＩのソースとＦＥＴ２のドレインとの接続点には出力
端子７が接続されている。なお、符号８および９はそれ
ぞれ高電位側電源端子およ低電位側電源端子を示してい
る。
つぎに、このように構成された本実施例のレベルシフト
回路の動作を説明する。制御電圧供給回路５から出力さ
れる制御電圧と低電位側電圧ｖｓ８によってＦＥＴ２の
ゲート・ソース間電圧ｖ、５２が決まる。そして、ＦＥ
ＴＩのゲート・ソース間電圧Ｖ はゲート会ソース間
電圧■ の値にｇｓｌ
ｇｓ２応じて一義的に決まる。この実施例では、ＦＥＴ
１とＦＥＴ２が全く同一に作られているので、製造時の
条件変動によるバラツキは相殺され、ゲート、ソース間
電圧Ｖ とゲート・ソース間電圧ｓｌ ■ は常に等しくなる。
回路の動作を説明する。制御電圧供給回路５から出力さ
れる制御電圧と低電位側電圧ｖｓ８によってＦＥＴ２の
ゲート・ソース間電圧ｖ、５２が決まる。そして、ＦＥ
ＴＩのゲート・ソース間電圧Ｖ はゲート会ソース間
電圧■ の値にｇｓｌ
ｇｓ２応じて一義的に決まる。この実施例では、ＦＥＴ
１とＦＥＴ２が全く同一に作られているので、製造時の
条件変動によるバラツキは相殺され、ゲート、ソース間
電圧Ｖ とゲート・ソース間電圧ｓｌ ■ は常に等しくなる。
ｓ２
制御電圧供給回路５はＦＥＴＩおよび２に対して並列に
接続されているので、電源電圧の変動はＦＥＴＩ及びＦ
ＥＴ４のドレイン・ゲート間電圧の変化によって吸収さ
れる。したがってゲート・ソース間電圧Ｖ は電源電
圧の変動の影響を受ｓ２ けず安定しており、ゲート・ソース間電圧Ｖｇｓ□が電
源電圧の電源電圧に対して安定すればゲート・ソース間
電圧Ｖ も安定する。このため、本ｓｌ 実施例のレベルシフト回路は電源電圧の変動に対して安
定したレベルシフト量が得られる。すなわち、入力端子
６に入力された信号電圧は、ゲート・ソース間電圧Ｖ
だけレベルシフトした電圧ｓｌ として出力端子７から出力される。
接続されているので、電源電圧の変動はＦＥＴＩ及びＦ
ＥＴ４のドレイン・ゲート間電圧の変化によって吸収さ
れる。したがってゲート・ソース間電圧Ｖ は電源電
圧の変動の影響を受ｓ２ けず安定しており、ゲート・ソース間電圧Ｖｇｓ□が電
源電圧の電源電圧に対して安定すればゲート・ソース間
電圧Ｖ も安定する。このため、本ｓｌ 実施例のレベルシフト回路は電源電圧の変動に対して安
定したレベルシフト量が得られる。すなわち、入力端子
６に入力された信号電圧は、ゲート・ソース間電圧Ｖ
だけレベルシフトした電圧ｓｌ として出力端子７から出力される。
つぎに、制御電圧のプロセスによるバラツキおよび温度
による変動の影響について説明する。
による変動の影響について説明する。
一般に、ＤＣＦＬ回路によるＩＣではＩＣ全体の動作余
裕度を高くするために、インバータのスイッチＦＥＴと
負荷ＦＥＴは論理しきい値が温度変動の影響を受けない
ように設計される。発明者らが実際に作製しているＩＣ
によれば、０〜１２０℃の温度範囲で論理しきい値が±
２５ｍＶしか変化しない。また、論理振幅の小さなりＣ
ＦＬ回路によるＩＣを歩留まりよく作製するために、論
理しきい値のプロセスばらつきが±２５ｍＶ程度に収ま
るようにプロセスコントロールする技術は既に確立され
ている。したがって、実際に使用されるＩＣの内部にお
いては、インバータの論理しきい値電圧は±５０ｍＶ程
度しか変動しない。
裕度を高くするために、インバータのスイッチＦＥＴと
負荷ＦＥＴは論理しきい値が温度変動の影響を受けない
ように設計される。発明者らが実際に作製しているＩＣ
によれば、０〜１２０℃の温度範囲で論理しきい値が±
２５ｍＶしか変化しない。また、論理振幅の小さなりＣ
ＦＬ回路によるＩＣを歩留まりよく作製するために、論
理しきい値のプロセスばらつきが±２５ｍＶ程度に収ま
るようにプロセスコントロールする技術は既に確立され
ている。したがって、実際に使用されるＩＣの内部にお
いては、インバータの論理しきい値電圧は±５０ｍＶ程
度しか変動しない。
制御電圧供給回路５はこのようなインバータを基本回路
とするものであるから、本実施例のレベルシフト回路の
レベルシフト量のバラツキは±５０ｍＶに抑えられる。
とするものであるから、本実施例のレベルシフト回路の
レベルシフト量のバラツキは±５０ｍＶに抑えられる。
以上説明したように、本発明のレベルシフト回路によれ
ば、レベルシフト量が電源電圧変動の影響を受けず、ま
た、製造プロセスを原因とするバラツキや温度変動の影
響もほとんど受けない。したがって、極めて安定したレ
ベルシフトを行うことができる。
ば、レベルシフト量が電源電圧変動の影響を受けず、ま
た、製造プロセスを原因とするバラツキや温度変動の影
響もほとんど受けない。したがって、極めて安定したレ
ベルシフトを行うことができる。
第１図は本発明の一実施例を示す回路図、第２図は従来
からある一般的なソースホロワ型レベルシフト回路を示
す図、第３図および第４図はそれぞれ従来の制御電圧供
給回路を示す図である。 １．２．３・・・エンハンスメント型ＦＥＴ。 ４・・・デイプリージョン型ＦＥＴ、５・・・制御電圧
供給回路、６・・・入力端子、７・・・出力端子、８・
・・高電位側電源端子、９・・・低電位側電源端子。
からある一般的なソースホロワ型レベルシフト回路を示
す図、第３図および第４図はそれぞれ従来の制御電圧供
給回路を示す図である。 １．２．３・・・エンハンスメント型ＦＥＴ。 ４・・・デイプリージョン型ＦＥＴ、５・・・制御電圧
供給回路、６・・・入力端子、７・・・出力端子、８・
・・高電位側電源端子、９・・・低電位側電源端子。
Claims (1)
- 【特許請求の範囲】 ドレインが高電位側の電源に接続された第１のＦＥＴと
、ドレインが第１のＦＥＴのソースに接続されソースが
低電位側の電源に接続された第２のＦＥＴと、第１およ
び第２のＦＥＴからなる直列回路に対して並列に接続さ
れると共に入力端子と出力端子が短絡されて第２のＦＥ
Ｔのゲートに接続されたインバータとを有し、 第１のＦＥＴのゲートを入力端子とし第１のＦＥＴのソ
ースを出力端子とするレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2093426A JPH03291013A (ja) | 1990-04-09 | 1990-04-09 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2093426A JPH03291013A (ja) | 1990-04-09 | 1990-04-09 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03291013A true JPH03291013A (ja) | 1991-12-20 |
Family
ID=14081978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2093426A Pending JPH03291013A (ja) | 1990-04-09 | 1990-04-09 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03291013A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1014585A2 (en) | 1998-12-15 | 2000-06-28 | Nec Corporation | Level-shifting circuit and input and output circuits using the same |
| US7078934B2 (en) | 2001-07-12 | 2006-07-18 | Sanyo Electric Co., Ltd. | Level conversion circuit |
| CN106027028A (zh) * | 2015-03-31 | 2016-10-12 | 英飞凌科技股份有限公司 | 电子驱动电路和方法 |
-
1990
- 1990-04-09 JP JP2093426A patent/JPH03291013A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1014585A2 (en) | 1998-12-15 | 2000-06-28 | Nec Corporation | Level-shifting circuit and input and output circuits using the same |
| EP1014585A3 (en) * | 1998-12-15 | 2001-12-19 | Nec Corporation | Level-shifting circuit and input and output circuits using the same |
| US7078934B2 (en) | 2001-07-12 | 2006-07-18 | Sanyo Electric Co., Ltd. | Level conversion circuit |
| CN106027028A (zh) * | 2015-03-31 | 2016-10-12 | 英飞凌科技股份有限公司 | 电子驱动电路和方法 |
| CN106027028B (zh) * | 2015-03-31 | 2019-04-26 | 英飞凌科技股份有限公司 | 电子驱动电路和方法 |
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