JPH03291016A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ ＭＯ３論理回路の改良に関し、 入力に否定入力をもつＡＮＤ−ＯＲインバートゲート回
路を、従来のＡＮＤ−ＯＲインバートゲート回路と同数
のトランジスタ数で構成する論理回路の提供を目的とし
、 従来のＡＮＤ−ＯＲインバートゲート回路の入力端に接
続されるトランジスタ対の配置を入れ替えた構成とする
。

〔産業上の利用分野〕

本発明は、複数のトランジスタで構成される論理回路の
改良に関する。

近年、半導体集積回路は高集積化が進んでいる。

それに伴い、半導体チップ内に形成される論理回路（例
えば、基本的な論理和、論理積、否定回路、或いはそれ
らを複合した論理回路等）は、必要な論理を得るために
より少ないトランジスタ数で構成されることが望まれて
いる。

〔従来の技術〕

従来、ＭＯ３論理回路には、ＮＡＮＤ回路やＮＯＲ回路
を応用した回路の複合ゲート回路がある。

その一つとして、第３図（ａ）、　　（ｂ）の如く論理
が構成されたＡＮＤ−ＯＲインバートゲート回路がある
。このＡＮＤ−ＯＲインバートケート回路は、第３図（
ａ）に示される如く、入力端Ｅ。

Ｆ、また入力端Ｇ、Ｈから入力する信号の論理積をとる
ＡＮＤ回路１３．１４と、それらの出力の否定論理和を
とるＮＯＲ回路１５とからなり、その出力端Ｏには、 ０＝　　Ｅ−Ｆ　　＋　　Ｇ−Ｈ の論理が出力する。

このＡＮＤ−ＯＲインバートゲート回路は、第３図（ｂ
）の如く、ＭＯＳ　）ランジスタを用いて構成され、そ
の構成は、各入力端Ｅ、　　Ｆ、　　Ｇ、　　Ｈの各々
に対して、Ｐチャネル型ＭＯ３）ランジスタとＮチャネ
ル型ＭＯＳトランジスタのゲートが共通に接続されてい
る（例えば、入力端Ｇに対してＱｌ１、Ｑｌ７の組）。

そして、Ｐチャネル型ＭＯＳトランジスタＱｌｌ−Ｑｌ
４は高電位電源ＩＩと出力端０との間に接続され、Ｎチ
ャネル型ＭＯ３）ランジスタＱ１５〜Ｑ１Ｂは低電位電
源線２と出力端Ｏとの間に接続されいる。

ところで、上述のＡＮＤ−ＯＲインバートゲート回路を
用いて、第４図（ａ）の如く、制御端子Ｓの制御信号で
ＡＮＤ＠路１３．１４に入力する入力信号（図中、入力
端Ｅ、Ｇに入力する入力信号に相当）のうち一方を選択
する論理、０　　＝　　Ｅ−３＋　　Ｇ−３ を構成することがある。この場合、従来では、例えばＡ
ＮＤ回路１４に入力する制御信号に対し、単にＮＯＴ回
路１６を挿入している。つまり、この論理回路は、第４
図のＡＮＤ−ＯＲインバートゲート回路を用いて構成す
ると、第６図に示す如く、制御端子Ｓと入力端子Ｆとの
間にＣ−ＭＯＳインバータ回路３　（Ｑｌ９．Ｑ２０）
が設けられた構成となっている。

〔発明が解決しようとする課題〕

ところが、半導体集積回路の高集積化に伴い、論理回路
は少ないトランジスタ数で構成することが望まれている
が、従来では、第４図（ａ）のように、入力端Ｅ、Ｆ、
Ｇ、Ｈの一つに否定入力を与える場合、その入力端にＣ
−ＭＯＳインパーク回路３（否定回路）を新たに付加し
ていた。つまり、ＭＯ３Ｉ−ランジスタが第３図（ａ）
のＡＮＤ−ＯＲインバートゲート回路に比べて２個余分
に必要となっていた。これは、論理回路であることを考
えると半導体集積回路内でかなりの素子を余分に必要と
する、といった問題を生じる。

よって、本発明では、第３図（ｂ）に示す如きＡＮＤ−
ＯＲインバートゲート回路と同数のトランジスタ数で、
且つ第４図（ａ）のようなＡＮＤ−ＯＲインバートゲー
ト回路と同じ論理が得られる論理回路の提供を目的とす
る。

〔課題を解決するための手段〕

第１図に本発明の原理回路図を示す。図中、Ｑｌ−Ｑ４
はＰチャネル型ＭＯＳトランジスタ、Ｑ５〜Ｑ８はＮチ
ャネル型ＭＯＳトランジスタ、Ｘは接続点である。なお
、第４図と同じものには同じ符号が付けである。

上記の目的は、本発明の論理回路が、高電位電源線（Ｖ
ＣＣ）に一方の端子が共通に接続されると共に、他方の
端子が共通に接続点（Ｘ）に接続された第１．第２のト
ランジスタ（Ｑ１、Ｑ２）と、前記接続点（Ｘ）に一方
の端子が共通に接続されると共に、他方の端子が共通に
出力端（Ｏ）接続された第３．第４のトランジスタ（Ｑ
３．Ｑ４）と、前記出力端（Ｏ）と低電位電源線（ＶＳ
Ｓ）との間に直列に接続された第５．第６のトランジス
タ（Ｑ５．Ｑ６）と、前記第３の回路と並列に接続され
て且つ前記出力端（Ｏ）と低電位電源線（ＶＳＳ）との
間に直列に接続された第７゜第８のトランジスタ（Ｑ１
、Ｑ８）とを有し、前記第１．第２のトランジスタ（Ｑ
１、Ｑ２）と前記第５．第６のトランジスタ（Ｑ５．Ｑ
６）とはゲートが対をなして接続され、前記第３．第４
のトランジスタ（Ｑ１、Ｑ２）と前記第７．第８のトラ
ンジスタ（Ｑ５．Ｑ６）とはゲートが対をなして接続さ
れ、前記ゲートが対をなして接続されたトランジスタ対
が共に異なる導電型のチャネルで構成され、前記第１．
第２．第３．第４のトランジスタのチャネルが異なる導
電型のチャネルを含んでなることで達成される。

〔作用〕

本発明の論理回路では、上述の如き構成において、第１
．第２．第３．第４のトランジスタのチャネルが異なる
導電型のチャネルを含んで構成されている。これにより
、第１．第２．第３．第４のトランジスタ内、異なった
導電型のチャネルのトランジスタ対自体に否定機能を持
たせているため、トランジスタ数を増やすことなく、必
要とされた入力端に否定入力を与えることができる。

〔実施例〕

第１図を用いて、本発明の詳細な説明する。

第１図は、ＡＮＤ−ＯＲインバートゲート回路の１つの
入力端Ａの入力が否定機能を持つ回路の例であり、この
ＡＮＤ−ＯＲインバー）’７’−ト回路の構成は、第５
図のＡＮＤ−ＯＲインバートゲート回路において、入力
端已にゲートを接続しているＰチャネル型ＭＯＳトラン
ジスタＱ１３、Ｎチャネル型ＭＯ３）ランジスタＱ１５
の位置が入れ代わったものである。よって、そのＰ、　
Ｎチャネル型ＭＯＳトランジスタは、入力端Ａに入力す
る入力信号に対して従来のＡＮＤ−ＯＲインバートゲー
ト回路の入力端Ｅと反対の動作をするので、入力端Ａは
否定が入力される入力端となる。

以下に第１図のＡＮＤ−ＯＲインバートゲート回路の動
作を説明する。

この回路では、入力端Ａ、Ｂ、Ｃ，Ｄに各々ゲートを共
通に接続しているトランジスタ対は、それぞれＣ−ＭＯ
３構成となっているので、Ｐ、　Ｎチャネル型ＭＯ３）
ランジスタの何れか一方が入力信号、■］”又は“Ｌ“
に対してターンオンとなる。

今、入力端Ａ、Ｂ、Ｃ，Ｄの全てに“°Ｌ″が入力して
いると、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ４が
ターンオンし、Ｎチャネル型ＭＯＳトランジスタＱ５〜
Ｑ８がターンオフとなる。よって、圧力端ＯにはＰチャ
ネル型ＭＯ３）ランジスタＱ１、Ｑ２を介して高電位電
源線１の電位“Ｈ゛が出力する。一方、入力端Ａ、Ｂ、
Ｃ，Ｄの全てに°“Ｈ”が入力していると、Ｐチャネル
型ＭＯ３）ランジスクＱ１〜Ｑ４がターンオフ、Ｎチャ
ネル型ＭＯＳトランジスタＱ５〜Ｑ８がターンオンとな
り、出力端ＯにはＮチャネル型ＭＯＳトランジスタＱ７
．Ｑ８を介して低電位電源線１の電位１１　Ｌ′が出力
する。入力端Ａ、Ｂ、Ｃ，Ｄに夫々゛Ｌ”、　′°Ｈ”
　　Ｎ　ＨＩ＋２　　“Ｌ″°が入力している場合は、
トランジスタＱ２．Ｑ３．Ｑ６゜Ｑｌがターンオン、ト
ランジスタＱ１、Ｑ４．Ｑ５、Ｑ８がターンオフとなり
、出力端０にはトランジスタＱ３．Ｑ６を介して低電位
電源線１の電位°“Ｌ′が出力する。

なお、以下に第１図のＡＮＤ−ＯＲインバートゲート回
路の真理値表を第１表に示しておく。ここで、“０°゛
は“Ｌ″　　“１”′は’Ｈ”　、Ａ、Ｂ。

Ｃ，Ｄは入力端、０は出力端を示している。

（以下余白） 第 １ 表 このように、第１図のＡＮＤ−ＯＲインバートゲート回
路は、トランジスタの数を増やすことなく、論理 ０＝　　Ａ−Ｂ　　＋　　Ｃ−Ｄ のように入力端に入力信号の否定入力を与えることが可
能となる。

次に、第２図（ａ）、（ｂ）を用いて、従来の第５図の
ＡＮＤ−ＯＲインバートゲート回路と同一の論理を示す
論理回路を説明する。第２図（ａ）は、ＡＮＤ回路１０
と、一方の入力が否定入力であるＡＮＤＲ路１１と、そ
の否定入力とＡＮＤ回路１０の一方の入力端（ここでは
、入力端Ａ。

Ｃ）とを共通に接続した制御端子Ｓと、２つのＡＮＤ回
路ｉｏ、ｉｌの出力を入力とするＮＯＲ回路とからなり
、第４図（ａ）と同じ論理を示す。

その具体的な回路構成は、第２図（ｂ）に示す如く、第
１図のＡＮＤ−ＯＲインバートゲート回路の入力端Ａ、
Ｃとを共通に接続し、それを制御端子Ｓとしている。よ
って、この論理回路は、上記した第１表において、Ａ＝
Ｃである部分と同一であるため、動作の説明は省略する
。

以上のように、本実施例では、第３図（ｂ）のＡＮＤ−
ＯＲインハ”−トゲート回路と同一の８個の［・ランジ
スタで、第４図の論理ＡＮＤ−ＯＲＮノーートゲート回
路と同一の論理を示すことが可能であるので、余分なト
ランジスタを使用する必要がなくなる。

なお、上述の本実施例では、否定の入力を入力端Ａに限
って説明したが、入力端Ａ以外の入力端Ｂ、Ｃ，Ｄの何
れであってもよいことは明白である。また、否定の入力
が、例えば入力端Ａ、Ｂ等、２個であってもよい。

〔発明の効果］ 以上説明したように、本発明の論理回路では、ＡＮＤ−
ＯＲインバートゲート回路の入力に否定入力があっても
、従来のＡＮＤ−ＯＲインバートゲート回路と変わらな
いトランジスタ数で構成できるので、半導体集積回路の
高集積化に大いなる貢献をする。

【図面の簡単な説明】

第１図は本発明の原理回路図、 第２図（ａ）は論理回路の一実施例図、第２図（ｂ）は
第２図（ａ）の具体的な回路図、第３図（ａ）は従来の
ＡＮＤ−ＯＲインバートゲート回路の論理回路図、 第３図（ｂ）は従来のＡＮＤ−ＯＲインバートゲート回
路図、 第４図（ａ）は従来の否定入力を持つＡＮＤＯＲインバ
ートゲート回路の論理回路図、第４図（ｂ）は従来の否
定入力を持つＡＮＤ−ＯＲインバートゲート回路図であ
る。 図において、１は高電位電源線（ＶＣＣ）、２は低電位
電源線（ＶＳＳ）、３はＣ−ＭＯＳインバータ回路（否
定回路）、１０，１３．１４はＡＮＤ回路、１１は一方
の入力が否定人力であるＡＮＤ回路、１２．１５はＮＯ
Ｒ回路、１６は否定回路、Ｑｌ−Ｑ４．Ｑｌ　１−Ｑｌ
　４はＰチャネル型ＭＯＳトランジスタ、Ｑ５〜ＱＢ、
Ｑ１５〜Ｑ１８はＮチャネル型ＭＯ３）ランジスタ、Ａ
　−Ｈは入力端、Ｓは制御端子、０は出力端、Ｘは接続
点を示す。 Ａ〈４５日月の７づに上置Ａ」踏図 急　ｔ　エ （ＣＬ） 参汐明の一衷−ａｉ’ｌ已 系２．団 （α） Ｃｂ） イ妹０、へＮＤ−θＲ４）バーＬゲゝＦＬＵリテ第

Claims (1)

1. 【特許請求の範囲】 高電位電源線（ＶＣＣ）に一方の端子が共通に接続され
   ると共に、他方の端子が共通に接続点（Ｘ）に接続され
   た第１、第２のトランジスタ（Ｑ１、Ｑ２）と、 前記接続点（Ｘ）に一方の端子が共通に接続されると共
   に、他方の端子が共通に出力端（Ｏ）接続された第３、
   第４のトランジスタ（Ｑ３、Ｑ４）と、 前記出力端（Ｏ）と低電位電源線（ＶＳＳ）との間に直
   列に接続された第５、第６のトランジスタ（Ｑ５、Ｑ６
   ）と、 前記第３の回路と並列に接続されて且つ前記出力端（Ｏ
   ）と低電位電源線（ＶＳＳ）との間に直列に接続された
   第７、第８のトランジスタ（Ｑ７、Ｑ８）とを有し、 前記第１、第２のトランジスタ（Ｑ１、Ｑ２）と前記第
   ５、第６のトランジスタ（Ｑ５、Ｑ６）とはゲートが対
   をなして接続され、前記第３、第４のトランジスタ（Ｑ
   １、Ｑ２）と前記第７、第８のトランジスタ（Ｑ５、Ｑ
   ６）とはゲートが対をなして接続され、前記ゲートが対
   をなして接続されたトランジスタ対が共に異なる導電型
   のチャネルで構成され、前記第１、第２、第３、第４の
   トランジスタのチャネルが異なる導電型のチャネルを含
   んで構成されていることを特徴とする論理回路。