JPH03291735A - モニター装置 - Google Patents
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- JPH03291735A JPH03291735A JP2405120A JP40512090A JPH03291735A JP H03291735 A JPH03291735 A JP H03291735A JP 2405120 A JP2405120 A JP 2405120A JP 40512090 A JP40512090 A JP 40512090A JP H03291735 A JPH03291735 A JP H03291735A
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- bus
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/348—Circuit details, i.e. tracer hardware
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- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/349—Performance evaluation by tracing or monitoring for interfaces, buses
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- G06F11/3495—Performance evaluation by tracing or monitoring for systems
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明は、コンピュータ・システムの作動を監視するこ
とに関し、特にトリガー条件を選択的に捕捉するための
装置および方法に関する。 ［０００２］
とに関し、特にトリガー条件を選択的に捕捉するための
装置および方法に関する。 ［０００２］
コンピュータ・システムの性能および作動を監視する際
の反復する問題、例えば、作動中システム・バス上に現
れる状態は、監視装置のユーザが監視し検出すべき条件
を選択的に捕捉する能力である。例えば、従来技術の監
視装置のユーザは一般に監視プロセスの開始後ある時間
ないに単一のソースから生じる全ての事象を捕捉する能
力は有する力飄いくつかのソースとは独立的に監視の開
始後に生じることがある特定の選択された事象と関連す
る情報を選択的に捕捉する能力は持たない。即ち、従来
技術の監視装置は、テープ・レコーダと丁度同じように
、オンにしてテープが無くなるまで起生じた全てを記録
するよう作動する。従って、監視装置の記憶容量が非実
用的に大きくなければ、ユーザは長い間隔でのみ起生じ
あるいは監視プロセスが開始された後長い間生じない事
象の捕捉は困難であり、また実際に、監視装置のデータ
記録装置が飽和状態に、即ちデータが一杯の＝３０２ 特開平３ ２９１７３５ （７） 状態になる故に、問題となる事象を捕捉することができ
ない。このことは、特にある種類の障害の如く間欠的で
あるか、あるいはシステムの異常動作時にたまにしか起
きない事象の場合に妥当する。更に、問題の一因として
、従来技術の監視装置は一般に問題となる事象を選択的
に定義して捕捉することはできないが、問題となるデー
タを捕捉するため関係のない多くのデータを捕捉しなけ
ればならず、種々のソースから事象を監視することがで
きず、種々のソースにおける事象間の相関関係を確立す
るため必要な作動を繰返し監視を行う。 ［０００３］
の反復する問題、例えば、作動中システム・バス上に現
れる状態は、監視装置のユーザが監視し検出すべき条件
を選択的に捕捉する能力である。例えば、従来技術の監
視装置のユーザは一般に監視プロセスの開始後ある時間
ないに単一のソースから生じる全ての事象を捕捉する能
力は有する力飄いくつかのソースとは独立的に監視の開
始後に生じることがある特定の選択された事象と関連す
る情報を選択的に捕捉する能力は持たない。即ち、従来
技術の監視装置は、テープ・レコーダと丁度同じように
、オンにしてテープが無くなるまで起生じた全てを記録
するよう作動する。従って、監視装置の記憶容量が非実
用的に大きくなければ、ユーザは長い間隔でのみ起生じ
あるいは監視プロセスが開始された後長い間生じない事
象の捕捉は困難であり、また実際に、監視装置のデータ
記録装置が飽和状態に、即ちデータが一杯の＝３０２ 特開平３ ２９１７３５ （７） 状態になる故に、問題となる事象を捕捉することができ
ない。このことは、特にある種類の障害の如く間欠的で
あるか、あるいはシステムの異常動作時にたまにしか起
きない事象の場合に妥当する。更に、問題の一因として
、従来技術の監視装置は一般に問題となる事象を選択的
に定義して捕捉することはできないが、問題となるデー
タを捕捉するため関係のない多くのデータを捕捉しなけ
ればならず、種々のソースから事象を監視することがで
きず、種々のソースにおける事象間の相関関係を確立す
るため必要な作動を繰返し監視を行う。 ［０００３］
本発明は、コンピュータ・システム内で使用するための
、作動中システム内の発生における諸条件を選択的に検
出し記録するモニター手段を提供する。このモニターは
、各使用可能化コードが検出すべき、前記条件の発生を
表わすトリガー信号に、前記複数の選択し得る読出しア
ドレス入力を格納するための読出しアドレス入力・メモ
リーを含む。モニターは、システム内の第１の複数の発
生から接続され、前記第１のポイントに生じる選択され
た条件に応答して、前記選択された条件の発生を格納す
るためのトリガー・メモリーたトリガー生成手段を含む
。 トリガー出力手段は、読出しアドレス入力およびトリガ
ー信号と選択された読出しアドレス入力に、前記トリガ
ー出力手段と同時にトリガー出力を生じ、システム内の
第２の選択された複数のポイントから接続され、トリガ
ー出力に応答して第２のポイントに存在する条件を記録
するサイロ・バンク・メモリー（ｓｉｌｏ ｂａｎｋ
ｍｅｍｏｒｙ）が存在する。 ［０００４］ 第１の複数の発生、即ち選択された条件の発生を検出す
るため監視されるシステム内のポイントは、システムの
第１のバスの回線と、システムのあるバス上の違法条件
の存在を示す手段の出力と、システムのバスに対して外
部のポイントにおける選択された条件の発生を格納する
ためのトリガー・メモリー手段の出力を含む。 ３０３ 特開平３ ２９１７３５（８） ［０００５］ 第２の複数の発生、即ち選択されたトリガー条件の発生
と同時にその条件が記録されるポイントは、システムの
第１のバスの回線と、システムの第２のバスの回線と、
システムの第１および第２のバスに対して外部の１組の
ポイントを含む。 ［０００６］ 本発明の別の特質においては、トリガー生成手段は、ト
リガー信号のパターンを格納するトリガー・メモリー手
段を含み、これにおいてはトリガー信号の各パターンが
第１のシステム・バス上に検出されるべき選択された条
件と、前記。 トリガー・メモリー手段は、第１のシステム・バスの回
線から接続された読出しアドレス入力を持つ第１のポー
トと、トリガー出力手段と接続されて検出されるべきバ
スの条件と、前記トリガー信号のパターンを生じるデー
タ出力ポートとを含む。トリガー信号の各パターンはト
リガー・メモリー手段に格納され、そのアドレスは検出
されるべき、前記条件を表わす第１のシステム・バス上
の信号のパターンと対応している。 ［０００７］ トリガー・メモリー手段の他の特質においては、トリガ
ー・メモリー手段は２重ポート・メモリー手段であり、
本システムは更に、トリガー・メモリー手段に対する書
込みアドレスを生成して、書込まれるトリガー・パター
ンをトリガー・メモリー手段に与えるプロセッサ手段を
含む。本発明のこの特質においては、トリガー・メモリ
ー手段は更に、データ入力と、プロセッサ装置と接続さ
れてプロセッサ手段から与えられるトリガー・パターン
を受取り格納する書込みアドレス入力とを含む。 ［０００８］ 読出しアドレス入力は、検出された条件のどれがトリガ
ー出コードと対応するかを選択するため複数の読出しア
ドレス入力を格納する。読出しアドレス入力には複数の
バス可能化コードがあり、これにおいてはバス可能化コ
ードが複数のバス・トリガー信号の１つに対応し、バス
・トリガー信号の各々はシステムのバス上に選択された
条件を表わす。読出しアドレス入力はまた複数のエラー
可能化３０４− 特開平３ ２９１７３５ （９） コードを含み、これにおいては各エラー可能化コードは
複数のエラー・トリガー信号の１つと対応し、エラー・
トリガー信号の各々はシステム・バス上の不適性な条件
を表わす。システム・バス上のこの不適性な条件は、１
組、違法条件およびタイムアウト条件を含む。 ［０００９］ 読出しアドレス入力はまた複数のトリガー・シーケンス
可能化コードを含みこれにおいては各トリガー・シーケ
ンス可能化コードはトリガー信号の順次の組合わせと対
応し、またトリガー・シーケンス可能化コードにより指
定される各トリガー信号は読出しアドレス入力により定
義されるシーケンスにおいて起生じなければならない。 ［００１０］ この読出しアドレス入力は更に複数の外部の読出しアド
レス入力を含み、これにおいては外部の各読出しアドレ
ス入力はシステム・バス以外のソースからの複数の外部
のトリガーの１つと対応し、また複数のシステム・バス
可能化コードの１つおよび、前記バス・トリガー信号と
、前記。バス可能化コードおよびトリガー・シーケンス
・コードは、トリガー出コードと対応する際、前記バス
・トリガー信号の置換時に、あるいはトリガー出力の生
成時に、前記バス・トリガー信号による論理積機能時に
、あるいはトリガー出コードと対応する際、前記バスト
リガー信号による論理和機能時に使用される外部のトリ
ガー信号を選択する［００１１］ 最後に、サイロ・バンク手段は複数のサブサイロ手段か
らなり、これにおいては各サブサイロ手段が第２の発生
の、前記１つに存在する条件と対応してこれを記録する
。 ［００１２］ 各サブサイロ手段は、更に、データ入力が第２の発生の
、前記ものと接続されたデータ入力を有するスタチック
・メモリー手段と、このスタチック・メモリー手段のデ
ータ出力と接続されたデータ入力を有するダイナミック
・メモリー手段とを含む。前記サブサイロ装置は、、前
記トリガー出力に応３０５−３０５− 特開平３ ２９１７３５（１０） 答して、スタチック・メモリー手段に対して第２の発生
に存在する条件を捕捉し、この捕捉された条件をダイナ
ミック・メモリー手段へ送り捕捉された条件を記録する
。 ［００１３］ 従って、本発明の目的は、多数のソースとは独立的に生
じる事象の選択的な捕捉をバス・モニターに与えること
により作動中システムに生じる条件を監視してこれを記
録する改善された手段を提供することにある。 ［００１４］ 本発明の上記および他の目的、特徴および利点について
は、本発明の以降の記述および添付図に示す如きその実
施例から明らかになるであろう。 ［００１５］
、作動中システム内の発生における諸条件を選択的に検
出し記録するモニター手段を提供する。このモニターは
、各使用可能化コードが検出すべき、前記条件の発生を
表わすトリガー信号に、前記複数の選択し得る読出しア
ドレス入力を格納するための読出しアドレス入力・メモ
リーを含む。モニターは、システム内の第１の複数の発
生から接続され、前記第１のポイントに生じる選択され
た条件に応答して、前記選択された条件の発生を格納す
るためのトリガー・メモリーたトリガー生成手段を含む
。 トリガー出力手段は、読出しアドレス入力およびトリガ
ー信号と選択された読出しアドレス入力に、前記トリガ
ー出力手段と同時にトリガー出力を生じ、システム内の
第２の選択された複数のポイントから接続され、トリガ
ー出力に応答して第２のポイントに存在する条件を記録
するサイロ・バンク・メモリー（ｓｉｌｏ ｂａｎｋ
ｍｅｍｏｒｙ）が存在する。 ［０００４］ 第１の複数の発生、即ち選択された条件の発生を検出す
るため監視されるシステム内のポイントは、システムの
第１のバスの回線と、システムのあるバス上の違法条件
の存在を示す手段の出力と、システムのバスに対して外
部のポイントにおける選択された条件の発生を格納する
ためのトリガー・メモリー手段の出力を含む。 ３０３ 特開平３ ２９１７３５（８） ［０００５］ 第２の複数の発生、即ち選択されたトリガー条件の発生
と同時にその条件が記録されるポイントは、システムの
第１のバスの回線と、システムの第２のバスの回線と、
システムの第１および第２のバスに対して外部の１組の
ポイントを含む。 ［０００６］ 本発明の別の特質においては、トリガー生成手段は、ト
リガー信号のパターンを格納するトリガー・メモリー手
段を含み、これにおいてはトリガー信号の各パターンが
第１のシステム・バス上に検出されるべき選択された条
件と、前記。 トリガー・メモリー手段は、第１のシステム・バスの回
線から接続された読出しアドレス入力を持つ第１のポー
トと、トリガー出力手段と接続されて検出されるべきバ
スの条件と、前記トリガー信号のパターンを生じるデー
タ出力ポートとを含む。トリガー信号の各パターンはト
リガー・メモリー手段に格納され、そのアドレスは検出
されるべき、前記条件を表わす第１のシステム・バス上
の信号のパターンと対応している。 ［０００７］ トリガー・メモリー手段の他の特質においては、トリガ
ー・メモリー手段は２重ポート・メモリー手段であり、
本システムは更に、トリガー・メモリー手段に対する書
込みアドレスを生成して、書込まれるトリガー・パター
ンをトリガー・メモリー手段に与えるプロセッサ手段を
含む。本発明のこの特質においては、トリガー・メモリ
ー手段は更に、データ入力と、プロセッサ装置と接続さ
れてプロセッサ手段から与えられるトリガー・パターン
を受取り格納する書込みアドレス入力とを含む。 ［０００８］ 読出しアドレス入力は、検出された条件のどれがトリガ
ー出コードと対応するかを選択するため複数の読出しア
ドレス入力を格納する。読出しアドレス入力には複数の
バス可能化コードがあり、これにおいてはバス可能化コ
ードが複数のバス・トリガー信号の１つに対応し、バス
・トリガー信号の各々はシステムのバス上に選択された
条件を表わす。読出しアドレス入力はまた複数のエラー
可能化３０４− 特開平３ ２９１７３５ （９） コードを含み、これにおいては各エラー可能化コードは
複数のエラー・トリガー信号の１つと対応し、エラー・
トリガー信号の各々はシステム・バス上の不適性な条件
を表わす。システム・バス上のこの不適性な条件は、１
組、違法条件およびタイムアウト条件を含む。 ［０００９］ 読出しアドレス入力はまた複数のトリガー・シーケンス
可能化コードを含みこれにおいては各トリガー・シーケ
ンス可能化コードはトリガー信号の順次の組合わせと対
応し、またトリガー・シーケンス可能化コードにより指
定される各トリガー信号は読出しアドレス入力により定
義されるシーケンスにおいて起生じなければならない。 ［００１０］ この読出しアドレス入力は更に複数の外部の読出しアド
レス入力を含み、これにおいては外部の各読出しアドレ
ス入力はシステム・バス以外のソースからの複数の外部
のトリガーの１つと対応し、また複数のシステム・バス
可能化コードの１つおよび、前記バス・トリガー信号と
、前記。バス可能化コードおよびトリガー・シーケンス
・コードは、トリガー出コードと対応する際、前記バス
・トリガー信号の置換時に、あるいはトリガー出力の生
成時に、前記バス・トリガー信号による論理積機能時に
、あるいはトリガー出コードと対応する際、前記バスト
リガー信号による論理和機能時に使用される外部のトリ
ガー信号を選択する［００１１］ 最後に、サイロ・バンク手段は複数のサブサイロ手段か
らなり、これにおいては各サブサイロ手段が第２の発生
の、前記１つに存在する条件と対応してこれを記録する
。 ［００１２］ 各サブサイロ手段は、更に、データ入力が第２の発生の
、前記ものと接続されたデータ入力を有するスタチック
・メモリー手段と、このスタチック・メモリー手段のデ
ータ出力と接続されたデータ入力を有するダイナミック
・メモリー手段とを含む。前記サブサイロ装置は、、前
記トリガー出力に応３０５−３０５− 特開平３ ２９１７３５（１０） 答して、スタチック・メモリー手段に対して第２の発生
に存在する条件を捕捉し、この捕捉された条件をダイナ
ミック・メモリー手段へ送り捕捉された条件を記録する
。 ［００１３］ 従って、本発明の目的は、多数のソースとは独立的に生
じる事象の選択的な捕捉をバス・モニターに与えること
により作動中システムに生じる条件を監視してこれを記
録する改善された手段を提供することにある。 ［００１４］ 本発明の上記および他の目的、特徴および利点について
は、本発明の以降の記述および添付図に示す如きその実
施例から明らかになるであろう。 ［００１５］
庄説ユ回±Ｌ
図１においては、本発明のバス・モニター１２を内蔵す
る例示のシステム１０のブロック図が示される。図に示
すように、システム１０は、情報処理動作を行う少なく
とも１つの中央システム１４と、プログラムおよびデー
タを格納するためのメモリー１６とを含む。Ｃ３Ｓ１４
、メモリー１６および他の中央システムおよびメモリー
の如きシステムの他の要素、および入力コントローラは
システム・バス（ｓｙｓＢＵＳ）を経由する。Ｓ Ｙ
Ｓ Ｂ Ｕ Ｓ １８の如きシステム・バスは、当接術
においては周知であり、その−例としては、Ｂｕｌｌ
ＨＮ Ｉｎｆｏｒｍａｔｉｏｎ Ｓｙｓｔｅｍ社のＤＰ
Ｓ６およびＭＲＸコンピュータ・システムにおいて使用
されるＭＥＧＡＢＵＳ＊ （註：ＭＥＧＡＢＵＳは、Ｂ
ｕｌｌ ＨＮ Ｉｎｆｏｒｍａｔｉｏｎ Ｓｙｓｔｅｍ
社の商標である）でもよい。 ［００１６］ 更に、システム１０は、メモリー１６とＣ３Ｓ１４間に
接続され、専ら情報、即ちプログラム、命令およびデー
タのメモリー１６からＣ３Ｓ１４への通信のため使用さ
れる専用バス（ＰＢＵＳ）を含む。本発明の一部をなさ
ずあるいはこれを制限するものではないが、ＰＢＵＳ２
０は、コンピュータ・システムにおいてしばしば見出さ
れる特殊目的のバスの典型例であり、システム１０にお
いては、情報がメモリー１６からＣ３Ｓ１４に読出する
ことができる速度を強化するため設けられる。システ３
０６ 特開平３ ２９１７３５ （１１） ム１０においては、メモリー書込み動作は通常の方法で
完全にＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８上で実行され、い
くつかのメモリー読出し動作は通常の方法で完全に５Ｙ
ＳＢＵＳ１８を介して実行することができる。しかし、
多くのメモリー読出し動作は、例えば８つの２倍ワード
のブロックのワード・ブロックによる。このようなブロ
ック読出し動作においては、読出されるべきブロックの
読出し指令および始動アドレスは、読出し動作の通常の
方法でＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８を介してメモリー
１６へ与えられ、ワードのブロックは８つの２倍ワード
のバーストとしてＰＢＵＳ２０を介してメモリー１６か
らＣ３Ｓ１４へ読出される。これにより、このブロック
読出し動作の速度は、汎用目的の５ＹＳＢＵＳ１８によ
る通信において使用される更に複雑かつ遅いプロトコル
を避けることにより強化される。 ［００１７］ 図１に示されるように、Ｃ３Ｓ１４は、Ｃ３Ｓ１４の諸
要素間の通信のため中央処理装置バス（ＣＰＵＢＵＳ）
２２と関連させ、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８および
ＰＢＵＳ２０はそれぞれ両方向の５ＹＳＢＵＳインター
フエース（ＳＢＩ）２４および一方向のＰＢＵＳインタ
ーフェース（ＦＢＩ）２６を介して、ＣＰＵＢＵＳ２２
と通信する。 ［００１８］ Ｃ３Ｓ１４は更に、システム１０の本実施例の場合は、
当業者には周知であるＩｎｔｅ１社の８０３８６マイク
ロプロセツサでよい中央処理装置（ＣＰＵ）２８を含む
多数の要素からなっている。従って、ＣＰＵＢＵＳ２２
は、８０３８６のデータ、命令および指令フォーマット
を使用し８０３８６バスのプロトコルおよび手順を実行
する標準的な３２ビツトの８０３８６バスである。 ［００１９］ ＣＰＵ２８と関連するのは、データおよび命令を格納す
る如きＣＰＵ２８により使用される局部ランダム・アク
セス・メモリー（ＲＡＭ）３０と、例１１Ａシステム・
ブート・プログラムを格納するため使用される読出し専
用メモリー（ＲＯＭ）３２と、バス・モニター１２と関
連付けられ以下において更に論述する消去可能プログラ
マブル読出し専用メモリー（ＥＰＲＯＭ）３４である。 最後に、Ｃ３Ｓ１４は、ディスク・ドライブ・コントロ
ーラ、および直並列ポート・コントローラの如き割込み
処理用論理および通信コントローラの如き周知の諸機能
を含む一般に処理０７一 特開平３ ２９１７３５ （１２） および通信要素（ＰＣＥ）３６と呼ばれるＣＰＵ２８と
関連する多くの他の要素を含む。 ［００２０］ 次のバス・モニター１２においては、先に述べたように
、バス・モニター１２の機能は、システム１０が作動中
第１の組の選択可能な監視ポイントに存在する条件を連
続的に監視することである。以下に述べるように、これ
らのポイントは、システム１０のバス、特にＳ Ｙ Ｓ
Ｂ Ｕ Ｓ １８を含み、システム１０の内部あるい
は外部のある他の発生を含む。 ［００２１］ バス・モニター１２が前記第１の組のポイントの１つあ
るいはそれ以上において生じる多くの予め選定されたト
リガー条件のどれかを検出する。バス・モニター１２は
、この条件の起生を示すトリガー出コードと対応するこ
とになる。このような条件、即ちこのようなトリガーの
選択可能な時間的シーケンスが、以後の検査のため第２
の組の選択し得るサンプルされたポイントにその時存在
する状態のサンプリングおよび格納を生じることになる
。以下に述べるように、この第２の組のポイントは、Ｓ
Ｙ Ｓ Ｂ Ｕ Ｓ １８上に存在する信号の如き第
１の組のポイントのいくつがあるいは全てを含み、ＰＢ
ＵＳ２０の如きシステム１０における別のポイントを含
む［００２２］ バス・モニター１２の主な機能ブロックは、トリガー制
御部３８およびサイロ・バンク４０を含む。トリガー制
御部３８は、第１の組の監視された諸条件を含む入力を
有する。図に示すように、これらのトリガー制御部３８
の入力は、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８選択可能な外
部トリガー（ＥＸＴＴＲＧ）４２および違法／１組トリ
ガー（ＩＬＧＬ／ＥＲＲ）４４と接続される。以下に述
べるように、トリガー制御部３８は、ある条件、即ち監
視入力に生じる状態即ち信号の組合わせ、パターンある
いはシーケンスを検出してプログラム可能で選択される
条件お１つ以上の検出を示す、前記トリガー出コードと
対応するようにプログラム可能である。 ［００２３］ これらのトリガーは、その時システム１０の監視ポイン
トに存在する条件のサン３０８− 特開平３ ２９１７３５（１３） プリングを開始するよう直接使用することができ、ある
いはトリガー制御部３８もまた、トリガーの選択された
時間的に順次の発生に基いて出コードと対応するように
プログラムすることができる。 ［００２４］ バス・モニター１２はＣ３Ｓ１４を介してプログラムさ
れ、また図示のようにトリガー制御部３８はバス・モニ
ター・インターフェース（ＢＭＩ）４６を介してＣＰＵ
ＢＵＳ２２に両方向に接続されている。この接続は、Ｃ
３Ｓ１４が選択されたトリガー条件をトリガー制御部３
８へ書込みトリガー制御部３８の状態を読出すことを可
能にする。 ［００２５］ サイロ・バンク４０は、トリガー条件がトリガー制御部
３８により検出される時、従ってトリガー制御部３８と
接続されたサンプル制御入力を有する時システム１０に
存在するサンプルされた条件を格納即ち記録するための
メモリーを含む。サイロ・バンク４０のデータ入力は接
続されたサンプル・ポイントの第２の組と接続されて、
図１に示されるように、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８
のデータ、指令およびアドレス線ＰＢＵＳ２０の諸回線
、ＥＸＴＴＲＧ４２からの選択可能な外部ポイントの組
を含む。以下に述べるように、サイロ・バンク４０のの
サンプル入力は更にトリガー制御部３８により生成され
るタイム・スタンプを含む。 ［００２６］ サイロ・バンク４０は更に、検査あるいは遠隔監視設備
の如き他の宛て先へ転送するためサイロ・バンク４０の
内容がＣ３Ｓ１４に読出すことができるようにＣＰＵＢ
ＵＳ２２と接続されたデータ出力を有する。 ［００２７］ 最後に、バス・モニター１２は、ＣＰＵＢＵＳ２２およ
び５ＹＳＢＵＳ１８と接続された１組の割込み／パター
ン・プログラム可能レジスタ（ＩＰＰＲ）４８を有する
。第１のモードにおいて、Ｃ３Ｓ１４の制御下でＣ３Ｓ
１４がテスト・パターンを■ＰＰＲ４８を介してＳ Ｙ
Ｓ Ｂ Ｕ Ｓ １８へ書込むことを許容することに
より５ＹＳＢＵＳ１８と接続された５ＹＳＢＵＳ１８お
よびシステムの諸要素をテストするため、■ＰＰＲ４８
はＣ３Ｓ１４により使用される。バス・モニターと関連
するモードでは、３０９− 特開平３ ２９１７３５ （１４） Ｃ５Ｓ１４はシステムあるいはＣＰＵの割込み指令の如
き選択された指令をｌＰＰＲ４８に対して書込むことが
でき、またトリガー制御部３８からのトリガー出力の発
生により指令が５ＹＳＢＵＳ１８に対して書込まれるま
で、ｌＰＰＲ４８に指令を格納することができる。 ［００２８］ 本発明のバス・モニター１２を内蔵するシステム１０の
全体的な構造および作動ならびにバス・モニター１２の
全般的構造および作動について述べたが、下記はバス・
モニター１２を更に詳細に説明する。 ［００２９］ 図２において、ｌＰＰＲ４８を除いてバス・モニター１
２の更に詳細なブロック図が示される。 ［００３０］ 図２の上部にはサイロ・バンク４０が置かれ、これは図
示の如く、各々がシステム１０の１つのポイントと、前
記３個のサブサイロからなっており、システム１０の条
件即ち状態はトリガー制御部３８からの、前記トリガー
出力の発生と同時に記録される。図示の如く、これらの
サブサイロは、５ＹＳＢＵＳサイロ（ＳＳＬ）５０と、
ＰＢＵＳサイロ（ＰＳＬ）５２と、外部トリガー・サイ
ロ（ＸＳＬ）５４とからなる。これらのサブサイロの各
々は更に、３つのサイロ・セグメントからなり、各セグ
メントがシステム１０における対応ポイントからの特定
の組の条件の記録に割当てられている。図示の如く、Ｐ
ＳＬ５２は５ＹＳＢＵＳデータ・サイロ（ＳＤＳＬ）５
６と、５ＹＳＢＵＳアドレス・サイロ（ＳＡＳＬ）５８
と、５ＹＳＢＵＳ指令サイロ（ＳＣ３Ｌ）６０と、５Ｙ
ＳＢＵＳタイム・スタンプ・サイロ（ＳＴＳＬ）６２と
からなる。ＰＳＬ５２は、ＰＢＵＳデータ・サイロ（Ｐ
ＤＳＬ）６４およびＰＢＵＳタイム・スタンプ・サイロ
（ＰＴＳＬ）６６からなり、ＸＴＳＬ５４は外部データ
・サイロ（ＸＤＳＬ）６８および外部タイム・スタンプ
・サイロ（ＸＴＳＬ）７０からなる。 １０− 特開平３ ２９１７３５ （１５） ［００３１］ ５ＤＳＬ５６．５ＡＳＬ５８．５Ｃ３Ｌ６０および５Ｔ
ＳＬ６２は、それぞれデータ入力がＳ Ｙ Ｓ Ｂ Ｕ
Ｓ １８のデータ、アドレスおよび指令回線と接続さ
れ、またタイム・スタンプ・ジェネレータの出力と接続
されたデータ入力を有する。ＰＤＳＬ６４およびＰＴＳ
Ｌ６６は、それぞれＰＢＵＳ２０およびタイム・スタン
プ・ジェネレータの諸回線と接続されたデータ入力を有
する力板ＸＤＳＬ６８およびＸＴＳＬ７０はそれぞれ外
部の同じポイント、例えばＥＸＴＴＲＧ４２および再び
タイム・スタンプ・ジェネレータと接続されたデータ入
力を有する。Ｓ Ｓ Ｌ５０、ＰＳＬ５２およびＸＴＳ
Ｌ５４のデータ入力もまた、以下に更に記述する如くト
リガー制御部３８と接続されて、５ＳＬ５０、ＰＳＬ５
２およびＸＴＳＬ５４が同じ動作を開始するトリガーお
よび同じ動作を開始するトリガーと関連する情報を受取
りこれを格納することができる。 ［００３２］ Ｓ Ｓ Ｌ５０． Ｐ Ｓ Ｌ５２およびＸＴＳＬ５４
のデータ出力（ＤＯ）は、図示の如く、サイロ出力レジ
スタ（ＳＯＲ）７２のデータ入力と並列に接続され、ま
た５ＯＲ７２のデータ出力は更にＣＰＵＢＵＳ２２と接
続されている。更に説明するように、Ｃ３Ｓ１４は、５
ＳＬ５０、ＰＳＬ５２あるいはＸＴＳＬ５４のどれかの
内容をアドレス指定して５ＯＲ７２を介してＣＰＵＢＵ
Ｓ２２へ読出すことができる。 ［００３３］ バス・モニター１２の本実施例においては、５ＳＬ５０
、ＰＳＬ５２およびＸＴＳＬ５４は、ビデオ表示出力を
格納して提供するためパーソナル・コンピュータにおい
て使用される如きビデオＲＡＭ（ランダム・アクセス・
メモリー）からなる。周知のように、ビデオＲＡＭは２
つの記憶素子からなり、その第１はデイスプレィのスク
リーン上に表示されるべきグラフィックスの如き大量の
情報を格納するため使用される大きな比較的低速のダイ
ナミック・メモリーであり、小さいほど速度が非常に速
くなるメモリーである。通常の使用においては、データ
はビデオＲＡＭのダイナミック・メモリ一部分へ比較的
遅い速度で書込まれ、後で選択的にＲＡＭのスタティッ
ク・メモリ一部分へ転送され、このスタティック・メモ
リー部分から例えばグラフィックス表示ユニットへ非常
に高速で読出される。しかし３１１ 特開平３ ２９１７３５ （１６） バス・モニター１２においては、データは高速でビデオ
ＲＡＭのダイナミック・メモリ一部分へ読込まれ、これ
によりＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８の如きシステム１
０の監視されるポイントに存在する情報の高速の捕捉を
可能にし、またビデオＲＡＭのダイナミック・メモリ一
部分からなる非常に大きいが速度の遅いメモリーへ転送
されこれから非常に遅い速度で後で読出される。サイロ
・バンク４０に対するビデオＲＡＭの使用は、これによ
り、ビデオＲＡＭのダイナミック・メモリ一部分の大き
な記憶容量および低コストとの組合わせにおいて、ビデ
オＲＡＭのスタティック・メモリ一部分における高速の
書込みおよびデータ捕捉能力を持つメモリー・ユニット
を提供する。 ［００３４］ Ｂ、２ ８ＭＩ４６ 図２の左下隅には８ＭＩ４６が置かれ、これは図示の如
く、ＣＰＵＢＵＳ２２とそれぞれ５ＳＬ５０、ＰＳＬ５
２およびＸＴＳＬ５４との間にインターフェースを提供
する、５ＹＳＢＵＳ ＢＭＩ （ＳＢＭＩ）７４と
、ＰＢＵＳ ＢＭＩ （ＰＢＭＩ）７６と、外部Ｂ
ＭＩ （ＸＢＭＩ）７８を含む。ＳＢＭＩ７４、ＰＢ
ＭＩ７６およびＸＢＭＩ７８は、実質的に同じものであ
り、各々がＣＰＵＢＵＳ２２と接続されたデータ入力と
、サイロ・バンク４０に対する読出し／書込み制御およ
びタイミング回路と接続されたクロック入力とを有する
アドレスおよびレジスタ・カウンタ（ＡＤＲＲＣ）８０
を含む。更に述べるように、ＡＤＲＲＣ８０は、サイロ
・バンク４０に対する読出し／書込みアドレスを生成し
て与え、例えばサイロ・バンク４０から読出すべき情報
を選択しかつサンプルされた情報がサイロ・バンク４０
に対して書込まれる開始アドレスを初期化するため、Ｃ
３Ｓ１４からアドレスをロードすることができる。読出
し／書込み制御およびタイミング回路からのＡＤＲＲＣ
８０のクロック入力は、主としてサンプルされた情報を
サイロ・バンク４０へ書込み記録された情報をサイロ・
バンク４０から読出すため連続するアドレスを生成する
ため使用される。 ［００３５］ またＳＢＭＩ７４、ＰＢＭＩ７６およびＸＢＭＩ７８の
各々は、ＡＤＲＲＣ８０の出力と接続され、バス・モニ
ター１２の本構成において５ＳＬ５０、ＰＳＬ５２、Ｘ
ＴＳＬ１２− 特開平３ ２９１７３５ （１７） ５４の記憶素子に対するアドレスおよび列選択入力を生
成するためＡＤＲＲＣ８０の内容を復号する復号レジス
タ（ＤＣＤＲ）８２を含む。最後に、ＳＢＭＩ７４、Ｐ
ＢＭ Ｉ ７６およびＸＢＭＩ７８の各々もまた、各Ａ
ＤＲＲＣ８０の出力と接続されたデータ入力とＣＰＵＢ
ＵＳ２２と接続されたデータ出力とを有するレジスタ・
ストア（Ｒ３）８４を含み、ＡＤＲＲＣ８０の内容がＣ
ＰＵＢＵＳ２２を介してＣ３Ｓ１４に対して読出すこと
ができるようにする。 ［００３６］ Ｂ、３ 制′およびタイミング、レジスタおよび記５
、子ＢＭＩ４６に隣接しているのは２つの汎用の制御お
よびタイミング素子、即ちレジスタ／サイロ制御／復号
（Ｒ３ＣＤ）装置８６、および制御およびタイミング（
ＣＮＴＬＴＭＧ）装置８８であり、８ＭＩ４６の説明に
おいて触れた詐りである。 ［００３７］ これらの素子は、主として、述べたばかりの８ＭＩ４６
のレジスタ、５ＳＬ５０、ＰＳＬ５２およびＸＴＳＬ５
４．５ＯＲ７２の記憶素子および以下において詳細に述
べるバス・モニター１２の他のレジスタおよび記憶素子
の読出しおよび書込みを制御するため使用される。Ｒ８
ＣＤ８６は、アドレスを８ＭＩ４６へ書込みあるいはサ
イロ・バンク４０の１つ以上の素子におけるアドレスか
ら情報を読出し、まなＣＮＴＬＴＭＧ８８を含むバス・
モニター１２の素子へ、前記制御出力を与えるためアド
レスおよび指令の如きＣ３Ｓ１４からのアドレスおよび
作動指令を受取り復号するためＣＰＵＢＵＳ２２と接続
される。ＣＮＴＬＴＭＧ８８は、その名称が示唆するよ
うに、バス・モニター１２のレジスタおよび記憶素子、
特に５ＳＬ５０、ＰＳＬ５２およびＸＴＳＬ５４の記憶
素子に対して詳細な制御およびタイミング信号を与える
。示されるように、ＣＮＴＬＴＭＧ８８は選択されたサ
ンプル・ポイントからのデータお５ＳＬ５０、ＰＳＬ５
２およびＸＴＳＬ５４への書込みを制御する目的のため
以下に詳細に説明するトリガー検出ロジックのトリガー
出力からの入力、および前に述べたようにバス・モニタ
ー１２が選択されたトリガー条件を検出する時、タイム
・スタンプを有する。Ｒ５ＣＤ８６およびＣＮＴＬＴＭ
Ｇ８８の設計および作動は周知のものであり、バス・モ
ニター１２の作動により詳細なレベルで決定される力板
これについては以下において詳細に記載し、特定の回路
がバス・モニター１２の個々３１３− 特開平３ ２９１７３５ （１８） のレジスタおよび記憶素子に対して選択される。このた
め、またＲ３ＣＤ８６およびＣＮＴＬＴＭＧ８８の如き
設計が当業者には周知である故に、Ｒ３ＣＤ８６および
ＣＮＴＬＴＭＧ８８についてはこれ以上詳細には記述し
ない。 ［００３８］ Ｂ、４ 上裁左二制甜韻μｓ トリガー制御部３８を含む主要素が図２の右下部分に示
され、トリガー可能化レジスタ（ＴＲＩＧＥＮＲ）９０
、トリガー・メモリー（ＴＲＩＧＭＥＭ）９２、違法／
１組検出器（ＥＬＧＬ／ＥＲ）９４、トリガー検出器ロ
ジック（ＴＲＩＧＤＥＴ）９６、トリガー・レジスタ（
ＴＲＩＧＲＥＧ）９８およびタイム・スタンプ・ジェネ
レータ（ＴＳＧ）１００を含む。以下に述べるように、
ＴＲＩＧＭＥＭ９２ＥＬＧＬ／ＥＲ９４からの出力、お
よびＥＸＴＴＲＧ４２からの入力は、ＴＲＩＧＥＮＲ９
０が監視されたどの特定条件がサンプリング・トリガー
を結果として生じるかを判定する読出しアドレス入力の
形態における情報を格納する間監視される条件の発生を
表わすトリガー信号である。ＴＲＩＧＤＥＴ９６および
ＴＲＩ ＧＲＥＧ９８は、監視される条件の発生を表わ
すトリガーをＴＲＩＧＥＮＲ９０からのその時および前
のトリガー条件と比較して、１組の監視された条件がＴ
ＲＩＧＥＮＲ９０に格納された基準と一致する時、トリ
ガー出力ＴＲｌＧ５を生成する。 ［００３９］ Ｂ、４．Ｉ ＴＲＩ ＧＥＮＲ９０（図３図示の如く
、ＴＲＩＧＥＮＲ９０は、ＣＰＵＢＵＳ２２と接続され
たデータ入力を有し、１組のプログラム可能に選択し得
るトリガー可能化制御コードを受取って格納し、その各
々はＴＲＩＧＤＥＴ９６およびＴＲＩＧＲＥＧ９８から
のトリガー出力を結果として生じる特定の監視された条
件あるいはその組合わせを表わし、あるいはこのような
トリガー出力を結果として生じるトリガーの時間順の組
合わせを表わす。更に述べるように、ＴＲＩＧＤＥＴ９
６およびＴＲＩＧＲＥＧ９８のこのようなトリガー出力
は、システム１０における選択されたサンプリング・ポ
イントにその時存在する諸条件のサンプリングおよびサ
イロ・バンク４０の適当な部分における格納を生じる結
果となる。トリガー出力はまた、ＣＰＵ２８に対して与
えられる割込みを生じ、サイロ・バンク４０．５ＳＬ５
０、ＰＳＬ５２あるいはＸＴＳＬ５４１４− 特開平３ ２９１７３５ （１９） を構成するどのサイロ・ユニットが情報を受取り格納す
るかを判定することになる。 ［００４０］ ＴＲＩＧＥＮＲ９０の本実施例において構成されるトリ
ガー可能化制御コードはシステム１０の監視ポイントか
らＴＲＩＧＤＥＴ９６へ与えられる、前記１６のトリガ
ー人力と直接関連する１６の可能化コードと、トリガー
条件としてこれらの１６のトリガー条件のある組合わせ
即ちシーケンスを規定する他のコードを含む。以下に述
べるように、ＴＲＩＧＥＮＲ９０はまた、ＴＲＩＧＤＥ
Ｔ９６およびＴＲＩ ＧＲＥＧ９８にＣ３Ｓ１４割込み
指令の如きｌＰＰＲ４８に格納される指令を５ＹＳＢＵ
Ｓ１８に対して転送する出力の如きバス・モニター１２
に対する他の制御信号を生成させる他の可能化コードを
格納する。 ［００４１］ 図３においては、本例において構成される如きＴＲＩＧ
ＥＮＲ９０の概略図が示される。図示の如く、ＴＲＩＧ
ＥＮＲ９０は３２までの可能化コードを保有し、その大
部分はあるトリガーおよびトリガーのシーケンス即ち組
合わせに関するものである。 ［００４２］ ＴＲＩＧＥＮＲ９０の右側から、第１のコード・ブロッ
クは、バス・モニター１２がそれぞれトリガーＡ乃至Ｍ
の各々に応答することを可能にするための１組が１２個
の読出しアドレス入力（ＥＮａｂｌｅ ＴＲｉｇｇｅ
ｒ ？） 、ＥＮＴＲＧＡ乃至ＥＮＴＲＧＭである。 これらのコードの内、最初の８つの読出しアドレス入力
ＥＮＴＲＧＡ乃至ＥＮＴＲＧＨは、システム１０におけ
る条件と関連している。 読出しアドレス入力ＥＮＴＲＧＡ乃至トリガーＥＮＴＲ
ＧＨの各々は、以下ニ述へるようにＴＲＩＧＭＥＭ９２
により生成された８つのトリガー Ａ乃至Ｈの１つと、
前記。トリガーＡ乃至Ｈの各々は更に、８０ビツトの５
ＹＳＢＵＳ１８の指令、アドレスおよびデータ・ビット
を構成する８０の回線上の状態のプログラム可能に選択
し得る組合わせと対応している。ＥＮＴＲＧＡ乃至ＥＮ
ＴＲＧＨはそれぞれ、、前記トリガーがＴＲＩＧＭＥＭ
９２を介して検出される与えられた対応トリガー条件の
発生の記録を生じるかどうかを判定する１ビツト・コー
ドで３１５３１５ 特開平３ ２９１７３５ （２０） ある。 ［００４３］ このブロックの残る３つの可能化コードＥＮＴＲＧＪ、
ＥＮＴＲＧＫおよびＥＮＴＲＧＬは、ＥＬＧＬ／ＥＲ９
４から生成されかつシステム１０のバス上に生じる１組
および違法条件に対して、またＳ Ｙ Ｓ Ｂ Ｕ Ｓ
１８のタイムアウト条件の如き条件に対して専用化さ
れたトリガーＪ、におよびＬにそれぞれ、前記１ビツト
の可能化コードである。 ［００４４］ 特に、トリガーＪは、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８あ
るいはＰＢＵＳ２０上にエラーが検出されると常に生成
され、このようなエラーの存在は通常バス動作を制御す
るシステム１０の諸要素と関連しあるいはこれに含まれ
る個々のエラー検出回路により信号される。 ［００４５］ トリガーには専ら、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８に現
れあるいはＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８の動作に現れ
る１組、例えば、５ＹＳＢＵＳ１８の指令回線上の肯定
応答および否定応答の同時の発生の如き多数の共在し得
ない応答の発現に対するものである。トリガーＬは、同
様に５ＹＳＢＵＳ１８の作動に専用化され、特に許容さ
れた時間内に完了しないバス動作から生じるタイムアウ
ト条件の如きＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８におけるタ
イミング問題に専用化されている。 ［００４６］ 可能化コードＥＮＴＲＧＭは、システム１０あるいは述
べたばかりのいずれかのトリガーの特定条件とは関連せ
ず、本文に述べたトリガー条件の１つ以上が伴う記録サ
イクルのみではなく、バス・モニター１２が５ＹＳＢＵ
Ｓ１８の各作動サイクルをサイロ・バンク４０に対して
記録することを可能にする。 ［００４７］ 読出しアドレス入力当たり１ビツトずつ６つの次の組（
ＴＲｉｇｇｅｒ ？ＩＦ ？）ＴＲＢＩＦＡ、ＴＲ
ＩＣＩＦＢ、ＴＲＩＧＤＩＦＣ，ＴＲＩＧＥＩＦＤ、Ｔ
ＲＩＧＦＩＦＥおよびＴＲＩ Ｇ Ｉ ＦＦは、２つ乃
至７つの一連のトリガー条件の発生を検出するため、ユ
ーザがグループのトリガーＡ乃至Ｆの１つ以上１６ 特開平３ ２９１７３５ （２１） の前のトリガーの順次の発生に依存するトリガー出力を
定義することを可能にする。例えば、もしＴＲＢＩＦＡ
が真にセットされるならば、トリガーＡを生じる条件が
既に検出されてトリガーＡが生成されさえすれば、トリ
ガーＢを生じる条件を検出することができる。 ［００４８］ バス・モニター１２の本構成においては、これらの多重
レベルあるいは多重に使用可能化されたトリガーは常に
、トリガーＧから「始まり」トリガーＡに向かって上方
へ進む。更にまた、シーケンスに含まれるトリガーの可
能化コードＥＮＴＲＧＡ乃至ＥＮＴＲＧＧは、所要のシ
ーケンスの先に生じたトリガー条件と最後のトリガー条
件を検出することを可能にするため真としてセットされ
なければならない。例えば、２つの条件トリガーは、
（ＴＲＧＩＦＦ）（ＥＮＴＲＧＦ）（ＥＮＴＲＧＧ）が
全て真としてセットされることを要求し、その時のトリ
ガーＦが生じるのみで最後のトリガー条件Ｇが生じるよ
うにＴＲＧＩＦＦは真であり、前のトリガーＦを可能化
するためＥＮＴＲＧＦは真であり、最後のトリガーＧを
可能化するためＥＮＴＲＧＧは真である。同様に、３つ
の条件トリガーは、最後のトリガーＧを前のトリガーＥ
およびＦに依存させて、トリガーＧ、ＦおよびＥの発生
を可能にするため前記（ＴＲＦＩＦＥ）（ＴＲＧＩＦＦ
）（ＥＮＴＲＧＥ）（ＥＮＴＲＧＦ）（ＥＮＴＲＧＥ）
を必要とする。トリガーＡに向かってトリガーＧから増
えるその時の要件が、トリガーＡ乃至Ｇが検出すべき選
択された条件に個々に割当てることができるように構成
できる可能なシーケンスに対する実際の制限ではないこ
と、即ち、トリガーＡ乃至Ｇの順次の英数字表示が純粋
に名称の約束であり、トリガー条件に対するトリガーの
割当て即ちトリガー条件のシーケンスに対する制限を示
唆しないことに注意すべきである。更に、ＴＲＧＩＦＦ
が一般に逐次の動作に対する可能化コードとして働くこ
と、およびもしＴＲＧＩＦＦが真にセットサれなければ
、、前記条件が生じる時トリガーＡ乃至Ｈは生成されな
いことに注意すべきである。 ［００４９］ ＴＲＩＧＥＮＲ９０にリストされた可能化コードの順序
でシーケンスから進むと４つの各可能化コード（ＥＮａ
ｂｌｅ ｅＸｔｅｒｎａｌ ＴＲｉｇｇｅｒ ？）ＥＮ
ＸＴＲＤ、 ＥＮＸＴ３１７ 特開平３ ２９１７３５ （２２） ＲＥ、ＥＮＸＴＲＦおよびＥＮＸＴＲＧは、ＥＸＴＴＲ
Ｇ４２からの外部トリガーＸＤ、ＸＥ、ＸＦおよびＸＧ
の、前記１つと関連している。これら４つの外部トリガ
ーは、ＴＲＩＧＭＥＭ９２から与えられるそれらの４つ
の、前記各内部トリガーと共に、多くの異なる方法で働
く。 ［００５０］ 最初に、トリガーＸＤ、ＸＥ、ＸＦあるいはＸＧはいず
れも、ＴＲＩＧＭＥＭ９２の以降の記述に述べる如＜Ｔ
ＲＩＧＭＥＭ９２における「どうでもよい」コードをプ
ログラムすることにより、トリガーＤ、Ｅ、ＦまたはＧ
を不能化することにより、またトリガーＸＤ、ＸＥ、Ｘ
ＦまたはＸＧの可能化コードをセットすることにより、
トリガーＤ、ＥＳＦまたはＧの、前記１つの代わりに使
用することができる。トリガーＸＤ、ＸＥ、ＸＦまたは
ＸＧは、この時トリガーＤ、Ｅ、ＦまたはＧの代わりに
働くことになる。 ［００５１］ 第２に、トリガーＸＤＳＸＥ、ＸＦまたはＸＧはいずれ
も、上記の如＜ＴＲＩＧＭＥＭ９２においてトリガーＤ
、Ｅ、ＦまたはＧを適当にプログラムすることにより、
またトリガーＸＤ、ＸＥ、ＸＦまたはＸＧおよび、前記
トリガーＤ、 ＥＦまたはＧの双方に対する可能化コー
ドをセットすることにより、ＡＮＤタイプの作動におい
て、前記トリガーＤ、Ｅ、ＦまたはＧと共に使用するこ
とができる。これまで記述し更にＴＲＩＧＭＥＭ９２に
関して更に述べるように、トリガーＤ、Ｅ、ＦまたはＧ
はそれぞれＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８の回線上に現
れる８０ビット条件の結果として生成され、トリガーＸ
Ｄ、ＸＥ、ＸＦまたはＸＧの使用はこれら８０ビット条
件を８１ビット条件に拡張することを許容するものであ
り、ここで８１番目のビットはＳ Ｙ Ｓ Ｂ Ｕ Ｓ
１８でない条件、即ち外部トリガー条件を表わす。 ［００５２］ 第３に、トリガーＸＤ１ＸＥ、ｘＦまたはＸＧはいずれ
も、トリガーＸＤ、ＸＥ、ＸＦまなはＸＧおよびトリガ
ーＤ、Ｅ、ＦまたはＧの選択されたものに対する可能化
コードをセットすることにより、また上記の第１の場合
とは対照的に、「どうでもよい」コードではなく能動的
コードによりＴＲＩＧＭＥＭ９２においてトリガーＤ、
Ｅ、ＦまたはＧをプログラムすることにより、トリガー
Ｄ、Ｅ、Ｆ３１８ またはＧの、前記ものとは別個に使用することができる
。外部トリガーのこのような用法は、ＯＲタイプの機能
を、即ち例えば、トリガーＸＦまたはトリガーＦのいず
れか一方におけるトリガーに対して生成することになる
。 ［００５３］ 最後に、トリガーＸＤ、ＸＥ、ＸＦまたはＸＧは、可能
化コードＴＲＢＩＦＡＴＲＩＣＩＦＢ、ＴＲＩＧＤＩＦ
Ｃ，ＴＲＩＧＥＩＦＤ、ＴＲＩＧＦＩＦＥおよびＴＲＩ
Ｇ Ｉ ＦＦに関連して述べたように、逐次のトリガ
ー条件の生成時に上記の方法のいずれかで使用すること
ができる。外部トリガーのこのような使用は、例えば、
逐次のトリガーＦではなくトリガーＸＦの発生、あるい
はその反対、あるいはトリガーＸＦとＦの逐次の発生を
要求する逐次のトリガー条件を構成することを可能にす
る。 ［００５４］ ＴＲＩＧＥＮＲ９０の残るコードは、トリガーの生成と
は直接関係はないが、バス・モニター１２およびシステ
ム１０の他の動作および機能の制御および付勢のため使
用される。 ［００５５］ 例えば、ＥＮＸＴＣＫ （ＥＮａｂｌｅ ｅＸｔｅｒｎ
ａｌ Ｃ１ｏｃｋ）は、ＥＸＴＴＲＧ４２からのトリガ
ーと関連するクロッフカ飄ＥＸＴＴＲＧ４２からの入力
が接続されるバス上のサイクルの如きＥＸＴＴＲＧ４２
からの条件をＸＴＳＬ５４ヘコピーすることを可能にす
るコードである。 ［００５６］ Ｔ ＲＧ Ｉ Ｎ Ｔ （ＴＲｉＧｇｅｒ ＩＮＴｅｒ
ｎａｌ）は、もし真としてセットされると、バス・モニ
ター１２がトリガーＧを検出する時、あるいはＴＲＩ
Ｇ Ｉ ＦＦが真でなくトリガーＡ乃至りのいずれかの
トリガーが検出される時、ＣＰＵ２８にＣ３Ｓ１４の作
動を割込みさせる可能化コードである。この割込みは、
通常はＩ Ｐ Ｐ Ｒ４８に格納された割込み指令によ
り実現され、可能化されたトリガー条件と同時に５ＹＳ
ＢＵＳ１８に対して転送される。 ［００５７］ Ｔ ＲＧ ＲＳ Ｔ （ＴＲｉｇｇｅｒ Ｒｅ５ｅＴ）
は、トリガー制御部３８が各Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ
１８の３１９− 符開平５ Ｚソ１／３５（２４ノ サイクルの終りにトリガーＡ乃至Ｆを格納するＴＲＩＧ
ＲＥＧ９８のレジスタをリセットすることを可能にし、
ＴＲＧＲ３Ｔがセットされる限り、トリガーＡ乃至Ｆが
Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８のサイクル毎に検出され
記録され得るようにする。 ［００５８］ Ｓ Ｅ ＲＥＭＮ （ＳＥＲｉａｌ ＥＮａｂｌｅ Ｍ
ｅｍｏｒｙ）は、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８からの
情報を５ＳＬ５０へ書込むクロックを制御する。この可
能化コードがセットされない時、５ＳＬ５０に対しては
何も書込まれず、システム１０のバス、特にＳ Ｙ Ｓ
Ｂ Ｕ Ｓ １８が監視されつつある時にこのコード
は典型的にセットされ、Ｃ３Ｓ１４がサイロ・バンク４
０の内容を読出しつつある時はセットされない。可能化
コード５ＥＲＥＮＰおよび５ＥＲＥＮＸは、それぞれＰ
ＳＬ５２およびＸＴＳＬ５４に対する情報の書込みを同
様に制御する。 ［００５９］ Ｉ Ｎ ＣＲＡ Ｓ （ＩＮＣＲｅｍｅｎｔ Ａｄｄｒ
ｅｓｓ ５ｔｏｒｅ）は、セットされると、バス・モニ
ター１２がデータを５ＳＬ５０、ＰＳＬ５２およびＸＴ
ＳＬ５４に対して記録しつつある時バス・モニター１２
がＳＢＭＩ７４、ＰＢＭＩ７６およびＸＢＭＩ７８のＡ
ＤＲＲＣ８０に格納されたサイロ・バンク４０のアドレ
スを増分することを可能にする。データの記録が停止し
てサイロ・バンク４０に格納された情報が検査あるいは
処理されつつある時、ＩＮＣＲＡＳはリセットされる。 ［００６０１ 最後に、可能化コードＱＬＴＷＲＰおよびＰＲＴＥＶＮ
はシステムおよびバス・モニター１２のテストにおいて
使用されるコードである。ＱＬＴＷＲＰ （品質テスト
循環モード）は、バス・モニター１２に、バス・モニタ
ー１２により始動されるシステム１０のバス動作の結果
束じるトリガー条件のみに応答させる。ＰＲＴＥＶＮ
（Ｐａｒｉｔｙ Ｅｖｅｎ）は、Ｓ Ｙ Ｓ Ｂ Ｕ
Ｓ １８上の全ツノハリテイ・ビットを偶数ハリティに
対してセットさせることにより、Ｓ Ｙ Ｓ Ｂ Ｕ
Ｓ １８上のテスト条件を強制させられる。 ［００６１］ ３２０− 特開平３ ２９１７３５ （２５） 第１の組の入力に接続される。第２の組のＴＲＩＧＤＥ
Ｔ９６の入力は、ＴＲＩＧＭＥＭ９２の出力およびＥＬ
ＧＬ／ＥＲ９４およびＥＸＴＴＲＧ４２と接続される。 ＴＲＩＧＭＥＭ９２に対するこの第２の組の入力は、ト
リガー制御部３８により監視されるシステム１０の組の
条件を含む。以下に述べるように、ＥＸＴＴＲＧ４２か
らのものの如きこの組の監視される条件入力の一部はト
リガー条件ソースから直接接続されるが、ＴＲＩＧＭＥ
Ｍ９２およびＥＬＧＬ／ＥＲ９４がらの入力の如き他の
入力は、監視された条件から間接的に生成される。 ［００６２］ まずＥＸＴＴＲＧ４２からの入力について考察すれば、
これらの入力は、５ＹＳＢ Ｕ Ｓ １８およびＰＢＵ
Ｓ２０の外部ポイントからのものであり、□かつこれら
のポイントからＴＲＩＧＤＥＴ９６に直接接続されてこ
れらの入力にこれ以上の処理あるいは論理操作が行われ
ない点で「外部」と呼ばれる。上記の如く、ＴＲＩ Ｇ
ＤＥＴ９６に対するこれら入力は、トリガーＸＤ、ＸＥ
、ＸＦまたはＸＧを含み、例えば、一般にメモリー１６
、ＣＰＯ２８あるいはＣ３Ｓ１４、あるいは５ＹＳＢＵ
Ｓ１８と接続された色々な他のシステム要素におけるポ
イント、あるいは周辺デバイスその他のシステムの如き
システム１０に対して外部のポイントあるいはデバイス
、あるいはバス・モニター１２のユーザにより選択され
る他のポイントからのものである。ＥＬＧＬ／ＥＲ９４
の入力は、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８およびＰＢＵ
Ｓ２０と接続され、またこのような監視動作の通常の過
程において監視されるシステム１０の他のデバイスおよ
び要素と接続される。これら入力は、特にシステム内の
これらのポイントで生じる１組、およびＳ Ｙ Ｓ Ｂ
Ｕ Ｓ １８およびＰＢＵＳ２０上の規定された１組
の検出に専用化される。本構成においては、ＥＬＧＬ／
ＥＲ９４は、例えばこれら入力を受は入れて１組を表わ
す１組のトリガーを生じるプログラム可能なロジック・
アレイとして実施される組合わせロジックからなる。 ［００６３］ ＥＬＧＬ／ＥＲ９４の２つの出力であるトリガーＪおよ
びＫは、それぞ゛れ５ＹＳＢ Ｕ Ｓ １８およびＰＢ
ＵＳ２０の指令および制御回線と接続された入力から生
成されＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８またはＰＢＵＳ２
０における特定の１組を表わし、このような条件が生じ
る時トリガーＪまたはＫを生じる。このようなバスの１
組３２１−３２１− 特開平３ ２９１７３５ （２６） の事例は、同時の肯定応答および否定応答信号、同時の
否定応答および待機信号の如きバス上の多くの共在し得
ない応答の発生、あるいは短い応答または遮断条件の如
きバス上の不適性なタイミング条件の発生を示す指令信
号を含み得る。 ［００６４］ を後に、ＥＬＧＬ／ＥＲ９４は、特にシステム・バスの
作動におけるシステム１０のタイミング・エラーを示す
トリガーＬを生じる。トリガーＬを生じる入力は、シス
テム・バスの動作を制御するシステム１０の種々のデバ
イス、例えば、５ＹＳＢ Ｕ Ｓ １８またはＰＢＵＳ
２０に対するバス制御能力を有するいずれかのデバイス
から接続されている。 ［００６５］ Ｂ、４．３ ）リガー 人 ：ＴＲＩＧＭＥＭ９２
（図２．４および５）ＴＲＩＧＭＥＭ９２に関しては
、先に述べたように、ＴＲＩＧＥＮＲ９０から与えられ
る読出しアドレス入力は、システム１０における条件に
関する８つのコードＥＮＴＲＧＡ乃至ＥＮＴＲＧＨを含
む。これらの読出しアドレス入力はそれぞれ８つのトリ
ガーＡ乃至Ｈの１つと対応し、その各々は更に８０ビツ
トの５ＹＳＢＵＳ１８の指令、アドレスおよびデータ・
ビットからなる８０本の回線上の状態のプログラム可能
に選択可能な組合わせと、前記。これら８つのトリガー
Ａ乃至ＨはＴＲＩＧＭＥＭ９２から与えられ、ここにプ
ログラム可能に選択し得る。 ［００６６］ 図２に示されるように、ＴＲＩＧＭＥＭ９２は２重ポー
ト・メモリーである。ＴＲＩＧＭＥＭ９２の第１のポー
トは、第１のアドレス人力である条件アドレス入力（Ｃ
Ａ）と、メモリー・データ入力である条件データ入力（
ＣＤＩ）からなり、これらは共にＣＰＵＢＵＳ２２と接
続されている。ＴＲＩＧＭＥＭ９２の第２のポートは、
５ＹＳＢＵＳ１８の回線から接続される第２のアドレス
入力であるトリガー・アドレス（ＴＡ）と、ＴＲＩＧＤ
ＥＴ９６のトリガー人力と接続されるＴＲＩＧＭＥＭ９
２のデータ出力であるトリガー・データ出力（ＴＤＯ）
とからなる。 ［００６７］ ＴＲＩＧＭＥＭ９２は機能的には８ビット幅で、各ビッ
トはトリガーＡ乃至Ｈの１つと対応し、検出される５Ｙ
ＳＢＵＳ１８の条件と、前記トリガー・ビットＡ３２２ 特開平３ ２９１７３５ （２７） 乃至Ｈのパターンを格納する。トリガー・ビットＡ乃至
Ｈのこのような１１Ａパターンは各々Ｓ Ｙ Ｓ Ｂ
Ｕ Ｓ １８の場所を占め、そのアドレスは検出される
、前記Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８の条件を表わすＳ
Ｙ Ｓ Ｂ Ｕ Ｓ １８ビツトの特定の組合わせと
対応している。監視されるべく選択された条件のＳ Ｙ
Ｓ Ｂ Ｕ Ｓ １８上の存在は、５ＹＳＢＵ Ｓ
１８の回線上に存在する信号がＴＲＩＧＭＥＭ９２の第
２のポートのアドレス人力ＴＡと接続されるため、特定
の５ＹＳＢＵＳ１８の条件と、前記よう選択されたトリ
ガーＡ乃至ＨのパターンのＴＲＩＧＭＥＭ９２からのア
ドレス指定および読出しを生じる結果となる。 ［００６８］ このトリガー・ビット・パターンは、Ｃ３Ｓ１４から生
成されあるいは与えられＴＲＩＧＭＥＭ９２の第１のポ
ートを介して、即ちＴＲＩＧＭＥＭ９２のＣＡおよびＣ
ＤＩを介して働＜Ｃ３Ｓ１４による適当なＴＲＩＧＭＥ
Ｍ９２のアドレス場所に対して書込まれる。これらのト
リガー・パターンは、例えば、Ｃ３Ｓ１４において実行
するソフトウェアの制御下で生成することができ、ある
いはＣ３Ｓ１４あの制御下で外部ソースからロードする
ことができ、あるいはまたＣ３Ｓ１４のＥＰＲ○Ｍ３４
に格納されてＥ Ｐ Ｒ０Ｍ３４から選択され、またＣ
３Ｓ１４の制御下でＴＲＩＧＭＥＭ９２へ書込むことも
できる。 ［００６９］ その後、またバス・モニター１２がＳ Ｙ Ｓ Ｂ Ｕ
Ｓ １８上のアクティビティを監視中Ｓ Ｙ Ｓ Ｂ
Ｕ Ｓ １８の指令、アドレスおよびデータ回線上に
存在するビットが読出しアドレスとしてＴＲＩＧＭＥＭ
９２の第２のポートのアドレス入力即ちＴＡに対して与
えられる。５ＹＳＢＵＳ１８の回線上に存在するビット
の組合わせが検出されるべきＳ Ｙ Ｓ Ｂ Ｕ Ｓ
１８の条件と、前記時、この特定の５ＹＳＢＵＳ１８の
条件に対して選択され、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８
からのアドレス入力ビットのこの組合わせと、前記ＴＲ
ＩＧＭＥＭ９２のアドレス場所に格納されたトリガー・
ビットＡ乃至Ｈのパターンは、ＴＲＩＧＭＥＭ９２から
ＴＲＩＧＤＥＴ９６へ言売み込まれ、これによりトリガ
ーＡ乃至Ｈの選択されたものを生成する。 ［００７０］ 前に述べたように、本発明を包含するシステム１０のＳ
Ｙ Ｓ Ｂ Ｕ Ｓ １８は、８０まで２３− 特開平３ ２９１７３５ （２８） の回線を保有する。これら８０本の回線は、３２アドレ
ス・ビット、種々の機能に使用される多種の７ビツト、
３２データ・ビットおよび８指令ビツトからなる。 ［００７１］ 本構成（７）ＴＲＩＧＭＥＭ９２は、８ つ（１） ８
Ｘ１０２４２重ホード・サブ・メモリー１０２乃至１
１６と、図４に示される如く接続された８部分のＡＮＤ
機能１１８とからなる。図示の如く、５ＹＳＢＵＳ１８
からの８０本のアドレス入力回線は、８つの１０ビツト
・フィールドに分割され、トリガー・パターンはこれに
対応して８つの８ビツトのサブトリガー・フィールドに
分割され、このフィールドでは各サブトリガー・フィー
ルドがサブメモリー１０２乃至１１６の１つを占め、ト
リガーＡ乃至Ｈの各々と、前記位置を有する。ＴＲＩＧ
ＭＥＭ９２は、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８からの各
１０ビツトのアドレス・サブフィールドをＴＲＩＧＭＥ
Ｍ９２の１０２４Ｘ８サブメモリーの各々の場所と関連
付けることにより、８つのサブメモリー１０２〜１１６
に格納されたトリガー・パターンにより、Ｓ Ｙ Ｓ
Ｂ Ｕ Ｓ １８上のビットの組合わせの等価を検出す
る・もしＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８のアドレス・サ
ブフィールドが検出される５ＹＳＢＵＳ１８の条件と、
前記か、あるいは特定のトリガー・サブフィールドが「
どうでもよい」条件であると判定されるならば、サブメ
モリー１０２〜１１６のこのようなトリガーの各サブフ
ィールドの内容は、適当なトリガー位置に論理値「１」
を含む。 もし８つの全てのトリガーのサブフィールドがＴＲＩＧ
ＭＥＭ９２のサブメモリー１０２〜１１６においてアド
レス指定された場所に論理値「１」を含むならば、これ
らの「１」はＡＮＤ機能１１８により検出され、トリガ
ーＡ乃至Ｈの適当なものがＴＲＩＧＤＥＴ９６へ与えら
れる。 ［００７２］ 例示として、条件（ａ）０００１００００、（ｂ）ｏｏ
ｏｏｏｏｏｏ、（Ｃ）１０００００００、 （ｄ）００
００００００、 （ｅ）１１００００００、 （ｆ）０
０００００００、 （ｇ）１１１１１１１１、 （ｈ
）００１１００００、 （ｉ）ｏｏｏｏｏｏｏｏ、（ｊ
）１１１０００１１がＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８に
おいて生じる時ＴＲＩＧＭＥＭ９２が出力としてトリガ
ーＡを生じるものとしよう。「どうでもよい」状態の可
能性を無視すれば、この条件に対するトリガー・パター
ンは下記のようになる。即ち、 ３２４− 特開平 ３ ２９１７３５ （２９） （ｊ）トリガーＡの位置の１はサブメモリー・アドレス
１１１０００１１にある上に表わされたビット即ち条件
がサブシステム１１８の８０回線上に現れる時、論理値
「１」はサブメモリー１０２〜１１６の全てのトリガー
Ａの位置の出力に現れ、従ってＡＮＤ機能１１８はＴＲ
ＩＧＭＥＭ９２からのトリガーＡの出コードと対応する
ことになる。 ［００７３］ トリガーＡ乃至Ｈの１つ以上に対するトリガー・パター
ンが生成されてＴＲＩＧＭＥＭ９２にに対してロードさ
れるプロセスが図５に示される。図示の如く、このプロ
セスは２つの段階からなる。 ２５− 特開平３ ２９１７３５ （３０） ［００７４］ 第１の段階は、サブシステム１１８の８０回線の各々に
存在する条件即ち信号が生成されるべきトリガーＡ乃至
Ｈの各々に対して指定されるユーザ・マツプ１２０の生
成である。該プロセスのこの部分は、ユーザ・マツプ１
２０を表わす図４の上部により示される。図示の如く、
ユーザ・マツプ１２０は、トリガーＡ乃至Ｈの各々に１
つずつ８つの行と、５ＹＳＢＵＳ１８の回線の各々に１
つずつ８０の列とを含む［００７５］ 生成されるべきトリガーＡ乃至Ｈの各々に対して、ユー
ザは最初にトリガーＡ乃至Ｈのとのトリガーが指定され
つつあるかを選択し、次いでこのトリガーに対するトリ
ガー条件を各項が８０個のＳ Ｙ Ｓ Ｂ Ｕ Ｓ １
８の信号のトリガーの生成に能動的に参与する１つを表
わす１乃至８０項を含むプール積関数（ＡＮＤ機能）を
定義することにより、このトリガーに対するトリガー条
件を指定する。次いで、ユーザは、監視される条件が、
前記回線上の信号が論理値「１」あるいは論理値「Ｏ」
であることを要求するかどうかに応じて、５ＹＳＢＵＳ
１８の信号即ち回線の各々に対して１つの状態即ち論理
値「１」または論理値「Ｏ」を割当てる、即ちトリガー
条件を定義する。トリガーの定義において使用されなか
った信号は、「どうでもよい」状態が割当てられる。「
どうでもよい」状態のトリガー条件の定義に対する付記
は、論理値「１」および論理値「０」の状態と共に、ト
リガーの定義に参与する各回線即ち信号の条件が少なく
とも２ビツトで定義されることを要求する。 ［００７６］ これらの第１のステップは図４の上部に示され、これに
おいてはトリガーＡに対するユーザ・マツプ１２０の部
分に対する５ＹＳＢＵＳ１８の回線の定義がハツチによ
り示されている。 ［００７７］ このプロセスの第２の段階では、ユーザ・マツプ１２０
は、ＴＲＩＧＭＥＭ９２に格納されるべき実際のトリガ
ー・パターンを表わすハードウェア・マツプ１２２に変
換される。図４の下部に示されるように、ハードウェア
・マツプ１２２は、ＴＲ２６ 特開平３ ２９１７３５（３１） ＩＧＭＥＭ９２と１０本のＳ Ｙ Ｓ Ｂ Ｕ Ｓ １
８の回線の、前記８つのグループとを含むそれぞれ８つ
のサブメモリー１０２〜１１６と、前記８つのブロック
に構成され、その各々はサブメモリー１０２〜１１６の
第２ポートのアドレス入力即ちＴＲＩＧＭＥＭ９２のＴ
Ａと接続される。ハードウェア・マツプ１２２の各ブロ
ックは８つの列からなり、各列は前述の如くトリガーＡ
乃至Ｈの１つと対応し、各行が５ＹＳＢＵＳ１８の回線
のブロックからの１０ビツトのアドレス入力により個々
にアドレス指定可能なサブメモリー１０２〜１１６のア
ドレス場所の１つと、前記１０２４行に、前記。 ［００７８］ サブメモリー１０２〜１１６、即ちハードウェア・マツ
プ１２２のブロックに格納されたトリガー・パターンは
、次いでユーザ・マツプ１２０の各行を８つの１０ビツ
トの「フィールド」に分割することにより生成されるカ
ミここで各「フィールド」は与えられたトリガーに対し
て、このトリガーに対するトリガー条件の一部を定義す
るＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８の１０回線ブロック上
の信号のプール論理的組合わせを表わす［００７９］ このような１つの「フィールド」は、ユーザ・マツプ１
２０のハツチ領域により示される。この１０ビツトの各
「フィールド」は、、前記１０２４個の異なる２進数を
定義する１０２４個の異なる値を取り得、これらの各個
は１対１の比率でハードウェア・マツプ１２２の列の、
前記１つのビット場所に割当てられ、この１つのビット
場所のアドレスはフィールドの「値」と対応している。 これにより、ハードウェア・マツプ１２２の１つの列に
おける与えられた「ビット」の場所は、もしこの列のそ
の場所の２進アドレスがユーザ・マツプ１２０からの「
フィールド」の値と、前記ならば、「１」にセットされ
る。ユーザ・マツプ１２０からハードウェア・マツプ１
２２のトリガー・パターンへのトリガーおよびトリガー
条件のこのようなマツピングは、ユーザ・マツプ１２０
におけるトリガーの指定からの１つの１０ビツト「フィ
ールド」に対して図４に示され、このフィールドが如何
にしてハードウェア・マツプ１２２の１つの列の１つの
サブメモリー・ブロックの１つのアドレス場所にマツプ
するかを示している。 ３２７− 符開平３ ２９１ ／３ｂ （３２，１ ［００８０］ このプロセスの結果は、各トリガー条件毎に、即ちユー
ザにより定義されたトリガーＡ乃至Ｈの各々毎に、ハー
ドウェア・マツプ１２２の８つのブロックの８つの列に
おける１およびＯの、前記トリガー・パターンがユーザ
・マツプ１２０の１０ビツト「フィールド」毎に１つず
つ生成されることになる。 ［００８月 その結果得られるトリガー・パターンは、次に直接ＴＲ
ＩＧＭＥＭ９２に書込むことができ、あるいは更に起こ
り得ることは、監視操作が開始する前にＣ３Ｓ１４のメ
モリー１６あるいはＲＡＭ３０に格納され、ＴＲＩＧＭ
ＥＭ９２に対して書込まれることになる。また、本文で
先に述べたように、ある予め選定されしばしば使用され
るトリガー・パターンは、バス・モニター１２のユーザ
により選定される時使用されるなめ、Ｃ３Ｓ１４のＥ
Ｐ Ｒ０Ｍ３４に１恒久的に」格納することができる。 ［００８２］ Ｂ、４．４． ＴＲＩ ＧＤＥＴ９６およびＴＲＩＧ
ＲＥＧ９８ＴＲＩ ＧＤＥＴ９６Ｇｉ、ソノ最も基本的
す特質ニオイテ、ＥＸＴＴＲＧ４２、ＥＬＧＬ／ＥＲ９
４およびＴＲＩＧＭＥＭ９２から与えられるトリガーを
ＴＲＩＧＥＮＲ９０により与えられる可能化コードと比
較して、、前記トリガーから想定される如きシステム１
０の条件と、読出しアドレス入力の同時発生が生じる時
常に、トリガー出コードと対応するＡＮＤ／○Ｒ機能で
ある。この特質においては、トリガーをラッチし格納し
て、前述の如く、システム１０の種々のサンプリング・
ポイントからのサンプル・データと共にＴＲｌＧ５を生
じるトリガー（単数または複数）がサイロ・バンク４０
に格納されるように、ＴＲｌＧ５出コードと対応するＴ
ＲＩＧＲＥＧ９８が設けられる。 ［００８３］ しかし、更に、前述の如く、あるトリガーが、トリガー
・ビットＡ乃至ＨおよびＸＤ乃至ＸＨの他のものの時間
的に順次の発生の結果生じる。この理由から、ＴＲＩＧ
ＲＥＧ９８はトリガー（単数または複数）を格納してＴ
Ｒ工ＧＳを生じるのみでなく、トリガーの順次発生を格
納し、この情報をＴＲＩＧＤＥＴ９６へ再び与３２８− 特開平３ ２９１７３５ （３３） える。ＴＲＩＧＤＥＴ９６は、更に、これが読出しアド
レス入力により指定され可能化される時、トリガーの指
定されたシーケンスの発生と同時にＴＲｌＧ５を生成す
る。 ［００８４］ ＴＲＩＧＤＥＴ９６およびＴＲＩＧＲＥＧ９８の機能を
実行するため必要なロジックの詳細な設計および構成、
およびＴＲＩＧＥＮＲ９０の記述の如きバス・モニター
１２の記述の他の部分およびその内部およびＴＲＩＧＭ
ＥＭ９２に格納される可能化コードによりＴＲＩＧＤＥ
Ｔ９６およびＴＲＩＧＲＥＧ９８により行われる必要な
諸動作が完全に記述され定義される限り、ＴＲＩＧＤＥ
Ｔ９６およびＴＲＩ ＧＲＥＧ９８は本文においてこれ
以上記載しない。 ［００８５］ Ｂ、 ４．６ 込み パターン・プログラム可能レ
ジスタ４８上記の如く、ＴＲＩＧＤＥＴ９６およびＴＲ
ＩＧＲＥＧ９８により生成されるＴＲｌＧ５出力は、Ｓ
Ｙ Ｓ Ｂ Ｕ Ｓ １８、ＰＢＵＳ２０およびＥＸ
ＴＴＲＧ４２のソースからのデータのサイロ・バンク４
０への記録を開始する。その上、また前述の如く、バス
・モニター１２は、ＣＰＵＢＵＳ２２からＳ Ｙ Ｓ
Ｂ Ｕ Ｓ １８に接続された１組の割込み／パターン
・プログラム可能レジスタ（ＩＰＰＲ）４８を含む。先
に述べたように、Ｃ３Ｓ１４がテスト・パターンをＣ３
Ｓ１４の制御下でＩ Ｐ Ｐ Ｒ４８を介して５ＹＳＢ
ＵＳ１８へ書込むことを許容することにより、ｌＰＰＲ
４８は、５ＹＳＢＵＳ１８および５ＹＳＢＵＳ１８と接
続されたシステム要素をテストするため、第１のモード
においてＣ３Ｓ１４により用いられる。 ［００８６］ バス監視モードにおいて、Ｃ３Ｓ１４は、システムある
いはＣＰＵ割込み指令の如き選択された指令をサイロ・
バンク４０に対して書込むことができる。これらの指令
は、ＴＲＩＧＤＥＴ９６およびＴＲＩＧＲＥＧ９８から
のＴＲｌＧ５出力の発生までサイロ・バンク４０に駐在
し、この時５ＹＳＢＵＳ１８に対して転送されることに
なる。バス・モニター１２の本構成においては、この指
令は、最も普通には、前記モニター１２がシステム１０
の作動に割込みを行うことができるようにその時ＣＰ３
２９ 特開平３ ２９１７３５（３４） Ｕ２８により実行中の作動を中断するＣＰＵ２８の割込
み指令である。 ［００８７］ この割込み指令は、同指令により終了されるＳ Ｙ Ｓ
Ｂ Ｕ Ｓ １８の作動サイクルの終りに、Ｓ Ｙ
Ｓ Ｂ Ｕ Ｓ １８に現れる。トリガーを生じる監視
された条件に関する事象と関連して５ＳＬ５０に格納さ
れた情報ブロックは、この場合このトリガー自体および
前記５ＹＳＢＵＳ１８の作動サイクル中５ＹＳＢＵＳ１
８の回線上に存在する状態の如き当該トリガー条件の結
果としてサンプルされたＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８
におけるその時存在する諸条件から開始し、また最後の
エントリとしての割込み指令であるＳ Ｙ Ｓ Ｂ Ｕ
Ｓ １８に現れる最後の組の条件即ち状態であった割
込み指令を終了することになる。３つのサイロ・バンク
、即ち５ＳＬ５０、ＰＳＬ５２およびＸＴＳＬ５４に記
録されたデータ・エントリを関連付けることを助けるた
め、もしこれらのサイロが前記割込みが生じる事象を記
録しつつあるならば、割込み指令もまたＰＳＬ５２およ
びＸＴＳＬ５４のタイム・スタンプ・サイロへ、即ちＰ
ＴＳＬ６６およびＸＴＳＬ７０ヘコピーされる。 ［００８８］ Ｂ、 ４．７ タイム・スタンプ 先に述べたように、トリガー制御部３８は、実質的にカ
ウンタでありＴＲＩ ＧＤＥＴ９６およびＴＲＩＧＲＥ
Ｇ９８からのＴＲｌＧ５の発生により始動されるタイム
・スタンプ・ジェネレータ（ＴＳＧ）１００を含む。こ
のＴＳＧｌｏｏのカウント出力は、トリガーの発生後の
各サンプリング動作の開始時に５ＳＬ５０に対して書込
まれ、バス・モニター１２のユーザが各トリガー条件発
生の相対的時点を決定することができるように設けられ
る。ＴＳＧｌｏｏからのカウントの最下位ビットもまた
５ＳＬ５０、ＰＳＬ５２およびＸＴＳＬ５４に格納され
たデータの関連付けを助けるためサイロ・バンク４０の
どの部分がバス・モニター１２の与えられたサンプリン
グ動作においてデータを記録しつつあるかに従って、Ｐ
ＳＬ５２およびＸＴＳＬ５４に書込まれる。 ［００８９］ ５ＳＬ５０のタイム・スタンプ・カウント、およびＰＳ
Ｌ５２およびＸＴＳＬ５４のタイム・スタンプ・カウン
ト部分の記録は、サイロ・バンク４０の３つのサブパン
３０ 特開平３ ２９１７３５ （３５） りへのサンプルされたデータの書込みがそれ自体では相
互に関連付けられない故に望ましい。即ち、また例えば
、種々の監視およびサンプリング動作が全く各動作中に
データをサイロ・バンク４０の３つの全ての部分に書込
む結果を生じず、その結果サイロ・バンク４０の３つの
サブバンクにおける同様なアドレス場所を占める情報ブ
ロックが必ずしも同じサンプリング動作からではなくな
る。例えば、もしＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８が５Ｙ
ＳＢＵＳ１８に関してのみ問題となる条件について監視
されるならば、この条件の発生は５ＳＬ５０のみにデー
タが書込まれる結果となろう［００９０］ 更にまた、サンプリング動作中サイロ・バンク４０の３
つのサブバンクに格納されたデータ・ブロックは等しい
大きさのものではない。例えば、１つのトリガー条件お
よびメモリー１６から読出されたデータに対するＳ Ｙ
Ｓ Ｂ Ｕ Ｓ １８の指令の如き５ＳＬ５０におけ
るＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８の記録を結果として生
じる典型的な５ＹＳＢＵＳ１８の動作は、１つの５ＹＳ
ＢＵＳサイクルを占有し、従って、トリガーが５ＹＳＢ
ＵＳ１８の１つの条件から起生ずる時、バス・モニター
１２は１つの５ＹＳＢＵＳ１８のサイクルを記録するに
過ぎない。 ［００９１］ しかし、ＰＢＵＳ２０の動作およびＥＸＴＴＲＧ４２か
らの入力により反映されたある動作は、１つ以上のＳ
Ｙ Ｓ Ｂ Ｕ Ｓ １８のサイクルを占有し得る。例
えば、メモリー１６から読出されたデータに対する指令
はただ１つの５ＹＳＢＵＳ１８のサイクルを占有し得る
が、メモリー１６からＰＢＵＳ２０を介するデータの実
際の読出しは８つの連続するＰＢＵＳ２０のサイクルを
占有することになり、その結果もしこの特定動作がトリ
ガー条件ならびにサイロ・バンク４０に対するデータの
記録を生じる結果となるならば、サイロ・バンク４０は
、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８の１サイクルからのデ
ータおよびＰＳＬ５２におけるＰＢＵＳ２０の８つの連
続サイクルからのデータを５ＳＬ５０に記録しなければ
ならない。 ［００９２］ 本発明についてはその方法および装置の望ましい実施態
様に関して特に示し記したが、当業者には、頭書の特許
請求の範囲により定義される如き本発明の趣旨３３１ 特開平３ ２９１７３５ （３６） および範囲から逸脱する事なく形態、細部ならびに構成
の色々な変更が可能であることが理解されよう。
る例示のシステム１０のブロック図が示される。図に示
すように、システム１０は、情報処理動作を行う少なく
とも１つの中央システム１４と、プログラムおよびデー
タを格納するためのメモリー１６とを含む。Ｃ３Ｓ１４
、メモリー１６および他の中央システムおよびメモリー
の如きシステムの他の要素、および入力コントローラは
システム・バス（ｓｙｓＢＵＳ）を経由する。Ｓ Ｙ
Ｓ Ｂ Ｕ Ｓ １８の如きシステム・バスは、当接術
においては周知であり、その−例としては、Ｂｕｌｌ
ＨＮ Ｉｎｆｏｒｍａｔｉｏｎ Ｓｙｓｔｅｍ社のＤＰ
Ｓ６およびＭＲＸコンピュータ・システムにおいて使用
されるＭＥＧＡＢＵＳ＊ （註：ＭＥＧＡＢＵＳは、Ｂ
ｕｌｌ ＨＮ Ｉｎｆｏｒｍａｔｉｏｎ Ｓｙｓｔｅｍ
社の商標である）でもよい。 ［００１６］ 更に、システム１０は、メモリー１６とＣ３Ｓ１４間に
接続され、専ら情報、即ちプログラム、命令およびデー
タのメモリー１６からＣ３Ｓ１４への通信のため使用さ
れる専用バス（ＰＢＵＳ）を含む。本発明の一部をなさ
ずあるいはこれを制限するものではないが、ＰＢＵＳ２
０は、コンピュータ・システムにおいてしばしば見出さ
れる特殊目的のバスの典型例であり、システム１０にお
いては、情報がメモリー１６からＣ３Ｓ１４に読出する
ことができる速度を強化するため設けられる。システ３
０６ 特開平３ ２９１７３５ （１１） ム１０においては、メモリー書込み動作は通常の方法で
完全にＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８上で実行され、い
くつかのメモリー読出し動作は通常の方法で完全に５Ｙ
ＳＢＵＳ１８を介して実行することができる。しかし、
多くのメモリー読出し動作は、例えば８つの２倍ワード
のブロックのワード・ブロックによる。このようなブロ
ック読出し動作においては、読出されるべきブロックの
読出し指令および始動アドレスは、読出し動作の通常の
方法でＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８を介してメモリー
１６へ与えられ、ワードのブロックは８つの２倍ワード
のバーストとしてＰＢＵＳ２０を介してメモリー１６か
らＣ３Ｓ１４へ読出される。これにより、このブロック
読出し動作の速度は、汎用目的の５ＹＳＢＵＳ１８によ
る通信において使用される更に複雑かつ遅いプロトコル
を避けることにより強化される。 ［００１７］ 図１に示されるように、Ｃ３Ｓ１４は、Ｃ３Ｓ１４の諸
要素間の通信のため中央処理装置バス（ＣＰＵＢＵＳ）
２２と関連させ、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８および
ＰＢＵＳ２０はそれぞれ両方向の５ＹＳＢＵＳインター
フエース（ＳＢＩ）２４および一方向のＰＢＵＳインタ
ーフェース（ＦＢＩ）２６を介して、ＣＰＵＢＵＳ２２
と通信する。 ［００１８］ Ｃ３Ｓ１４は更に、システム１０の本実施例の場合は、
当業者には周知であるＩｎｔｅ１社の８０３８６マイク
ロプロセツサでよい中央処理装置（ＣＰＵ）２８を含む
多数の要素からなっている。従って、ＣＰＵＢＵＳ２２
は、８０３８６のデータ、命令および指令フォーマット
を使用し８０３８６バスのプロトコルおよび手順を実行
する標準的な３２ビツトの８０３８６バスである。 ［００１９］ ＣＰＵ２８と関連するのは、データおよび命令を格納す
る如きＣＰＵ２８により使用される局部ランダム・アク
セス・メモリー（ＲＡＭ）３０と、例１１Ａシステム・
ブート・プログラムを格納するため使用される読出し専
用メモリー（ＲＯＭ）３２と、バス・モニター１２と関
連付けられ以下において更に論述する消去可能プログラ
マブル読出し専用メモリー（ＥＰＲＯＭ）３４である。 最後に、Ｃ３Ｓ１４は、ディスク・ドライブ・コントロ
ーラ、および直並列ポート・コントローラの如き割込み
処理用論理および通信コントローラの如き周知の諸機能
を含む一般に処理０７一 特開平３ ２９１７３５ （１２） および通信要素（ＰＣＥ）３６と呼ばれるＣＰＵ２８と
関連する多くの他の要素を含む。 ［００２０］ 次のバス・モニター１２においては、先に述べたように
、バス・モニター１２の機能は、システム１０が作動中
第１の組の選択可能な監視ポイントに存在する条件を連
続的に監視することである。以下に述べるように、これ
らのポイントは、システム１０のバス、特にＳ Ｙ Ｓ
Ｂ Ｕ Ｓ １８を含み、システム１０の内部あるい
は外部のある他の発生を含む。 ［００２１］ バス・モニター１２が前記第１の組のポイントの１つあ
るいはそれ以上において生じる多くの予め選定されたト
リガー条件のどれかを検出する。バス・モニター１２は
、この条件の起生を示すトリガー出コードと対応するこ
とになる。このような条件、即ちこのようなトリガーの
選択可能な時間的シーケンスが、以後の検査のため第２
の組の選択し得るサンプルされたポイントにその時存在
する状態のサンプリングおよび格納を生じることになる
。以下に述べるように、この第２の組のポイントは、Ｓ
Ｙ Ｓ Ｂ Ｕ Ｓ １８上に存在する信号の如き第
１の組のポイントのいくつがあるいは全てを含み、ＰＢ
ＵＳ２０の如きシステム１０における別のポイントを含
む［００２２］ バス・モニター１２の主な機能ブロックは、トリガー制
御部３８およびサイロ・バンク４０を含む。トリガー制
御部３８は、第１の組の監視された諸条件を含む入力を
有する。図に示すように、これらのトリガー制御部３８
の入力は、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８選択可能な外
部トリガー（ＥＸＴＴＲＧ）４２および違法／１組トリ
ガー（ＩＬＧＬ／ＥＲＲ）４４と接続される。以下に述
べるように、トリガー制御部３８は、ある条件、即ち監
視入力に生じる状態即ち信号の組合わせ、パターンある
いはシーケンスを検出してプログラム可能で選択される
条件お１つ以上の検出を示す、前記トリガー出コードと
対応するようにプログラム可能である。 ［００２３］ これらのトリガーは、その時システム１０の監視ポイン
トに存在する条件のサン３０８− 特開平３ ２９１７３５（１３） プリングを開始するよう直接使用することができ、ある
いはトリガー制御部３８もまた、トリガーの選択された
時間的に順次の発生に基いて出コードと対応するように
プログラムすることができる。 ［００２４］ バス・モニター１２はＣ３Ｓ１４を介してプログラムさ
れ、また図示のようにトリガー制御部３８はバス・モニ
ター・インターフェース（ＢＭＩ）４６を介してＣＰＵ
ＢＵＳ２２に両方向に接続されている。この接続は、Ｃ
３Ｓ１４が選択されたトリガー条件をトリガー制御部３
８へ書込みトリガー制御部３８の状態を読出すことを可
能にする。 ［００２５］ サイロ・バンク４０は、トリガー条件がトリガー制御部
３８により検出される時、従ってトリガー制御部３８と
接続されたサンプル制御入力を有する時システム１０に
存在するサンプルされた条件を格納即ち記録するための
メモリーを含む。サイロ・バンク４０のデータ入力は接
続されたサンプル・ポイントの第２の組と接続されて、
図１に示されるように、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８
のデータ、指令およびアドレス線ＰＢＵＳ２０の諸回線
、ＥＸＴＴＲＧ４２からの選択可能な外部ポイントの組
を含む。以下に述べるように、サイロ・バンク４０のの
サンプル入力は更にトリガー制御部３８により生成され
るタイム・スタンプを含む。 ［００２６］ サイロ・バンク４０は更に、検査あるいは遠隔監視設備
の如き他の宛て先へ転送するためサイロ・バンク４０の
内容がＣ３Ｓ１４に読出すことができるようにＣＰＵＢ
ＵＳ２２と接続されたデータ出力を有する。 ［００２７］ 最後に、バス・モニター１２は、ＣＰＵＢＵＳ２２およ
び５ＹＳＢＵＳ１８と接続された１組の割込み／パター
ン・プログラム可能レジスタ（ＩＰＰＲ）４８を有する
。第１のモードにおいて、Ｃ３Ｓ１４の制御下でＣ３Ｓ
１４がテスト・パターンを■ＰＰＲ４８を介してＳ Ｙ
Ｓ Ｂ Ｕ Ｓ １８へ書込むことを許容することに
より５ＹＳＢＵＳ１８と接続された５ＹＳＢＵＳ１８お
よびシステムの諸要素をテストするため、■ＰＰＲ４８
はＣ３Ｓ１４により使用される。バス・モニターと関連
するモードでは、３０９− 特開平３ ２９１７３５ （１４） Ｃ５Ｓ１４はシステムあるいはＣＰＵの割込み指令の如
き選択された指令をｌＰＰＲ４８に対して書込むことが
でき、またトリガー制御部３８からのトリガー出力の発
生により指令が５ＹＳＢＵＳ１８に対して書込まれるま
で、ｌＰＰＲ４８に指令を格納することができる。 ［００２８］ 本発明のバス・モニター１２を内蔵するシステム１０の
全体的な構造および作動ならびにバス・モニター１２の
全般的構造および作動について述べたが、下記はバス・
モニター１２を更に詳細に説明する。 ［００２９］ 図２において、ｌＰＰＲ４８を除いてバス・モニター１
２の更に詳細なブロック図が示される。 ［００３０］ 図２の上部にはサイロ・バンク４０が置かれ、これは図
示の如く、各々がシステム１０の１つのポイントと、前
記３個のサブサイロからなっており、システム１０の条
件即ち状態はトリガー制御部３８からの、前記トリガー
出力の発生と同時に記録される。図示の如く、これらの
サブサイロは、５ＹＳＢＵＳサイロ（ＳＳＬ）５０と、
ＰＢＵＳサイロ（ＰＳＬ）５２と、外部トリガー・サイ
ロ（ＸＳＬ）５４とからなる。これらのサブサイロの各
々は更に、３つのサイロ・セグメントからなり、各セグ
メントがシステム１０における対応ポイントからの特定
の組の条件の記録に割当てられている。図示の如く、Ｐ
ＳＬ５２は５ＹＳＢＵＳデータ・サイロ（ＳＤＳＬ）５
６と、５ＹＳＢＵＳアドレス・サイロ（ＳＡＳＬ）５８
と、５ＹＳＢＵＳ指令サイロ（ＳＣ３Ｌ）６０と、５Ｙ
ＳＢＵＳタイム・スタンプ・サイロ（ＳＴＳＬ）６２と
からなる。ＰＳＬ５２は、ＰＢＵＳデータ・サイロ（Ｐ
ＤＳＬ）６４およびＰＢＵＳタイム・スタンプ・サイロ
（ＰＴＳＬ）６６からなり、ＸＴＳＬ５４は外部データ
・サイロ（ＸＤＳＬ）６８および外部タイム・スタンプ
・サイロ（ＸＴＳＬ）７０からなる。 １０− 特開平３ ２９１７３５ （１５） ［００３１］ ５ＤＳＬ５６．５ＡＳＬ５８．５Ｃ３Ｌ６０および５Ｔ
ＳＬ６２は、それぞれデータ入力がＳ Ｙ Ｓ Ｂ Ｕ
Ｓ １８のデータ、アドレスおよび指令回線と接続さ
れ、またタイム・スタンプ・ジェネレータの出力と接続
されたデータ入力を有する。ＰＤＳＬ６４およびＰＴＳ
Ｌ６６は、それぞれＰＢＵＳ２０およびタイム・スタン
プ・ジェネレータの諸回線と接続されたデータ入力を有
する力板ＸＤＳＬ６８およびＸＴＳＬ７０はそれぞれ外
部の同じポイント、例えばＥＸＴＴＲＧ４２および再び
タイム・スタンプ・ジェネレータと接続されたデータ入
力を有する。Ｓ Ｓ Ｌ５０、ＰＳＬ５２およびＸＴＳ
Ｌ５４のデータ入力もまた、以下に更に記述する如くト
リガー制御部３８と接続されて、５ＳＬ５０、ＰＳＬ５
２およびＸＴＳＬ５４が同じ動作を開始するトリガーお
よび同じ動作を開始するトリガーと関連する情報を受取
りこれを格納することができる。 ［００３２］ Ｓ Ｓ Ｌ５０． Ｐ Ｓ Ｌ５２およびＸＴＳＬ５４
のデータ出力（ＤＯ）は、図示の如く、サイロ出力レジ
スタ（ＳＯＲ）７２のデータ入力と並列に接続され、ま
た５ＯＲ７２のデータ出力は更にＣＰＵＢＵＳ２２と接
続されている。更に説明するように、Ｃ３Ｓ１４は、５
ＳＬ５０、ＰＳＬ５２あるいはＸＴＳＬ５４のどれかの
内容をアドレス指定して５ＯＲ７２を介してＣＰＵＢＵ
Ｓ２２へ読出すことができる。 ［００３３］ バス・モニター１２の本実施例においては、５ＳＬ５０
、ＰＳＬ５２およびＸＴＳＬ５４は、ビデオ表示出力を
格納して提供するためパーソナル・コンピュータにおい
て使用される如きビデオＲＡＭ（ランダム・アクセス・
メモリー）からなる。周知のように、ビデオＲＡＭは２
つの記憶素子からなり、その第１はデイスプレィのスク
リーン上に表示されるべきグラフィックスの如き大量の
情報を格納するため使用される大きな比較的低速のダイ
ナミック・メモリーであり、小さいほど速度が非常に速
くなるメモリーである。通常の使用においては、データ
はビデオＲＡＭのダイナミック・メモリ一部分へ比較的
遅い速度で書込まれ、後で選択的にＲＡＭのスタティッ
ク・メモリ一部分へ転送され、このスタティック・メモ
リー部分から例えばグラフィックス表示ユニットへ非常
に高速で読出される。しかし３１１ 特開平３ ２９１７３５ （１６） バス・モニター１２においては、データは高速でビデオ
ＲＡＭのダイナミック・メモリ一部分へ読込まれ、これ
によりＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８の如きシステム１
０の監視されるポイントに存在する情報の高速の捕捉を
可能にし、またビデオＲＡＭのダイナミック・メモリ一
部分からなる非常に大きいが速度の遅いメモリーへ転送
されこれから非常に遅い速度で後で読出される。サイロ
・バンク４０に対するビデオＲＡＭの使用は、これによ
り、ビデオＲＡＭのダイナミック・メモリ一部分の大き
な記憶容量および低コストとの組合わせにおいて、ビデ
オＲＡＭのスタティック・メモリ一部分における高速の
書込みおよびデータ捕捉能力を持つメモリー・ユニット
を提供する。 ［００３４］ Ｂ、２ ８ＭＩ４６ 図２の左下隅には８ＭＩ４６が置かれ、これは図示の如
く、ＣＰＵＢＵＳ２２とそれぞれ５ＳＬ５０、ＰＳＬ５
２およびＸＴＳＬ５４との間にインターフェースを提供
する、５ＹＳＢＵＳ ＢＭＩ （ＳＢＭＩ）７４と
、ＰＢＵＳ ＢＭＩ （ＰＢＭＩ）７６と、外部Ｂ
ＭＩ （ＸＢＭＩ）７８を含む。ＳＢＭＩ７４、ＰＢ
ＭＩ７６およびＸＢＭＩ７８は、実質的に同じものであ
り、各々がＣＰＵＢＵＳ２２と接続されたデータ入力と
、サイロ・バンク４０に対する読出し／書込み制御およ
びタイミング回路と接続されたクロック入力とを有する
アドレスおよびレジスタ・カウンタ（ＡＤＲＲＣ）８０
を含む。更に述べるように、ＡＤＲＲＣ８０は、サイロ
・バンク４０に対する読出し／書込みアドレスを生成し
て与え、例えばサイロ・バンク４０から読出すべき情報
を選択しかつサンプルされた情報がサイロ・バンク４０
に対して書込まれる開始アドレスを初期化するため、Ｃ
３Ｓ１４からアドレスをロードすることができる。読出
し／書込み制御およびタイミング回路からのＡＤＲＲＣ
８０のクロック入力は、主としてサンプルされた情報を
サイロ・バンク４０へ書込み記録された情報をサイロ・
バンク４０から読出すため連続するアドレスを生成する
ため使用される。 ［００３５］ またＳＢＭＩ７４、ＰＢＭＩ７６およびＸＢＭＩ７８の
各々は、ＡＤＲＲＣ８０の出力と接続され、バス・モニ
ター１２の本構成において５ＳＬ５０、ＰＳＬ５２、Ｘ
ＴＳＬ１２− 特開平３ ２９１７３５ （１７） ５４の記憶素子に対するアドレスおよび列選択入力を生
成するためＡＤＲＲＣ８０の内容を復号する復号レジス
タ（ＤＣＤＲ）８２を含む。最後に、ＳＢＭＩ７４、Ｐ
ＢＭ Ｉ ７６およびＸＢＭＩ７８の各々もまた、各Ａ
ＤＲＲＣ８０の出力と接続されたデータ入力とＣＰＵＢ
ＵＳ２２と接続されたデータ出力とを有するレジスタ・
ストア（Ｒ３）８４を含み、ＡＤＲＲＣ８０の内容がＣ
ＰＵＢＵＳ２２を介してＣ３Ｓ１４に対して読出すこと
ができるようにする。 ［００３６］ Ｂ、３ 制′およびタイミング、レジスタおよび記５
、子ＢＭＩ４６に隣接しているのは２つの汎用の制御お
よびタイミング素子、即ちレジスタ／サイロ制御／復号
（Ｒ３ＣＤ）装置８６、および制御およびタイミング（
ＣＮＴＬＴＭＧ）装置８８であり、８ＭＩ４６の説明に
おいて触れた詐りである。 ［００３７］ これらの素子は、主として、述べたばかりの８ＭＩ４６
のレジスタ、５ＳＬ５０、ＰＳＬ５２およびＸＴＳＬ５
４．５ＯＲ７２の記憶素子および以下において詳細に述
べるバス・モニター１２の他のレジスタおよび記憶素子
の読出しおよび書込みを制御するため使用される。Ｒ８
ＣＤ８６は、アドレスを８ＭＩ４６へ書込みあるいはサ
イロ・バンク４０の１つ以上の素子におけるアドレスか
ら情報を読出し、まなＣＮＴＬＴＭＧ８８を含むバス・
モニター１２の素子へ、前記制御出力を与えるためアド
レスおよび指令の如きＣ３Ｓ１４からのアドレスおよび
作動指令を受取り復号するためＣＰＵＢＵＳ２２と接続
される。ＣＮＴＬＴＭＧ８８は、その名称が示唆するよ
うに、バス・モニター１２のレジスタおよび記憶素子、
特に５ＳＬ５０、ＰＳＬ５２およびＸＴＳＬ５４の記憶
素子に対して詳細な制御およびタイミング信号を与える
。示されるように、ＣＮＴＬＴＭＧ８８は選択されたサ
ンプル・ポイントからのデータお５ＳＬ５０、ＰＳＬ５
２およびＸＴＳＬ５４への書込みを制御する目的のため
以下に詳細に説明するトリガー検出ロジックのトリガー
出力からの入力、および前に述べたようにバス・モニタ
ー１２が選択されたトリガー条件を検出する時、タイム
・スタンプを有する。Ｒ５ＣＤ８６およびＣＮＴＬＴＭ
Ｇ８８の設計および作動は周知のものであり、バス・モ
ニター１２の作動により詳細なレベルで決定される力板
これについては以下において詳細に記載し、特定の回路
がバス・モニター１２の個々３１３− 特開平３ ２９１７３５ （１８） のレジスタおよび記憶素子に対して選択される。このた
め、またＲ３ＣＤ８６およびＣＮＴＬＴＭＧ８８の如き
設計が当業者には周知である故に、Ｒ３ＣＤ８６および
ＣＮＴＬＴＭＧ８８についてはこれ以上詳細には記述し
ない。 ［００３８］ Ｂ、４ 上裁左二制甜韻μｓ トリガー制御部３８を含む主要素が図２の右下部分に示
され、トリガー可能化レジスタ（ＴＲＩＧＥＮＲ）９０
、トリガー・メモリー（ＴＲＩＧＭＥＭ）９２、違法／
１組検出器（ＥＬＧＬ／ＥＲ）９４、トリガー検出器ロ
ジック（ＴＲＩＧＤＥＴ）９６、トリガー・レジスタ（
ＴＲＩＧＲＥＧ）９８およびタイム・スタンプ・ジェネ
レータ（ＴＳＧ）１００を含む。以下に述べるように、
ＴＲＩＧＭＥＭ９２ＥＬＧＬ／ＥＲ９４からの出力、お
よびＥＸＴＴＲＧ４２からの入力は、ＴＲＩＧＥＮＲ９
０が監視されたどの特定条件がサンプリング・トリガー
を結果として生じるかを判定する読出しアドレス入力の
形態における情報を格納する間監視される条件の発生を
表わすトリガー信号である。ＴＲＩＧＤＥＴ９６および
ＴＲＩ ＧＲＥＧ９８は、監視される条件の発生を表わ
すトリガーをＴＲＩＧＥＮＲ９０からのその時および前
のトリガー条件と比較して、１組の監視された条件がＴ
ＲＩＧＥＮＲ９０に格納された基準と一致する時、トリ
ガー出力ＴＲｌＧ５を生成する。 ［００３９］ Ｂ、４．Ｉ ＴＲＩ ＧＥＮＲ９０（図３図示の如く
、ＴＲＩＧＥＮＲ９０は、ＣＰＵＢＵＳ２２と接続され
たデータ入力を有し、１組のプログラム可能に選択し得
るトリガー可能化制御コードを受取って格納し、その各
々はＴＲＩＧＤＥＴ９６およびＴＲＩＧＲＥＧ９８から
のトリガー出力を結果として生じる特定の監視された条
件あるいはその組合わせを表わし、あるいはこのような
トリガー出力を結果として生じるトリガーの時間順の組
合わせを表わす。更に述べるように、ＴＲＩＧＤＥＴ９
６およびＴＲＩＧＲＥＧ９８のこのようなトリガー出力
は、システム１０における選択されたサンプリング・ポ
イントにその時存在する諸条件のサンプリングおよびサ
イロ・バンク４０の適当な部分における格納を生じる結
果となる。トリガー出力はまた、ＣＰＵ２８に対して与
えられる割込みを生じ、サイロ・バンク４０．５ＳＬ５
０、ＰＳＬ５２あるいはＸＴＳＬ５４１４− 特開平３ ２９１７３５ （１９） を構成するどのサイロ・ユニットが情報を受取り格納す
るかを判定することになる。 ［００４０］ ＴＲＩＧＥＮＲ９０の本実施例において構成されるトリ
ガー可能化制御コードはシステム１０の監視ポイントか
らＴＲＩＧＤＥＴ９６へ与えられる、前記１６のトリガ
ー人力と直接関連する１６の可能化コードと、トリガー
条件としてこれらの１６のトリガー条件のある組合わせ
即ちシーケンスを規定する他のコードを含む。以下に述
べるように、ＴＲＩＧＥＮＲ９０はまた、ＴＲＩＧＤＥ
Ｔ９６およびＴＲＩ ＧＲＥＧ９８にＣ３Ｓ１４割込み
指令の如きｌＰＰＲ４８に格納される指令を５ＹＳＢＵ
Ｓ１８に対して転送する出力の如きバス・モニター１２
に対する他の制御信号を生成させる他の可能化コードを
格納する。 ［００４１］ 図３においては、本例において構成される如きＴＲＩＧ
ＥＮＲ９０の概略図が示される。図示の如く、ＴＲＩＧ
ＥＮＲ９０は３２までの可能化コードを保有し、その大
部分はあるトリガーおよびトリガーのシーケンス即ち組
合わせに関するものである。 ［００４２］ ＴＲＩＧＥＮＲ９０の右側から、第１のコード・ブロッ
クは、バス・モニター１２がそれぞれトリガーＡ乃至Ｍ
の各々に応答することを可能にするための１組が１２個
の読出しアドレス入力（ＥＮａｂｌｅ ＴＲｉｇｇｅ
ｒ ？） 、ＥＮＴＲＧＡ乃至ＥＮＴＲＧＭである。 これらのコードの内、最初の８つの読出しアドレス入力
ＥＮＴＲＧＡ乃至ＥＮＴＲＧＨは、システム１０におけ
る条件と関連している。 読出しアドレス入力ＥＮＴＲＧＡ乃至トリガーＥＮＴＲ
ＧＨの各々は、以下ニ述へるようにＴＲＩＧＭＥＭ９２
により生成された８つのトリガー Ａ乃至Ｈの１つと、
前記。トリガーＡ乃至Ｈの各々は更に、８０ビツトの５
ＹＳＢＵＳ１８の指令、アドレスおよびデータ・ビット
を構成する８０の回線上の状態のプログラム可能に選択
し得る組合わせと対応している。ＥＮＴＲＧＡ乃至ＥＮ
ＴＲＧＨはそれぞれ、、前記トリガーがＴＲＩＧＭＥＭ
９２を介して検出される与えられた対応トリガー条件の
発生の記録を生じるかどうかを判定する１ビツト・コー
ドで３１５３１５ 特開平３ ２９１７３５ （２０） ある。 ［００４３］ このブロックの残る３つの可能化コードＥＮＴＲＧＪ、
ＥＮＴＲＧＫおよびＥＮＴＲＧＬは、ＥＬＧＬ／ＥＲ９
４から生成されかつシステム１０のバス上に生じる１組
および違法条件に対して、またＳ Ｙ Ｓ Ｂ Ｕ Ｓ
１８のタイムアウト条件の如き条件に対して専用化さ
れたトリガーＪ、におよびＬにそれぞれ、前記１ビツト
の可能化コードである。 ［００４４］ 特に、トリガーＪは、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８あ
るいはＰＢＵＳ２０上にエラーが検出されると常に生成
され、このようなエラーの存在は通常バス動作を制御す
るシステム１０の諸要素と関連しあるいはこれに含まれ
る個々のエラー検出回路により信号される。 ［００４５］ トリガーには専ら、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８に現
れあるいはＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８の動作に現れ
る１組、例えば、５ＹＳＢＵＳ１８の指令回線上の肯定
応答および否定応答の同時の発生の如き多数の共在し得
ない応答の発現に対するものである。トリガーＬは、同
様に５ＹＳＢＵＳ１８の作動に専用化され、特に許容さ
れた時間内に完了しないバス動作から生じるタイムアウ
ト条件の如きＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８におけるタ
イミング問題に専用化されている。 ［００４６］ 可能化コードＥＮＴＲＧＭは、システム１０あるいは述
べたばかりのいずれかのトリガーの特定条件とは関連せ
ず、本文に述べたトリガー条件の１つ以上が伴う記録サ
イクルのみではなく、バス・モニター１２が５ＹＳＢＵ
Ｓ１８の各作動サイクルをサイロ・バンク４０に対して
記録することを可能にする。 ［００４７］ 読出しアドレス入力当たり１ビツトずつ６つの次の組（
ＴＲｉｇｇｅｒ ？ＩＦ ？）ＴＲＢＩＦＡ、ＴＲ
ＩＣＩＦＢ、ＴＲＩＧＤＩＦＣ，ＴＲＩＧＥＩＦＤ、Ｔ
ＲＩＧＦＩＦＥおよびＴＲＩ Ｇ Ｉ ＦＦは、２つ乃
至７つの一連のトリガー条件の発生を検出するため、ユ
ーザがグループのトリガーＡ乃至Ｆの１つ以上１６ 特開平３ ２９１７３５ （２１） の前のトリガーの順次の発生に依存するトリガー出力を
定義することを可能にする。例えば、もしＴＲＢＩＦＡ
が真にセットされるならば、トリガーＡを生じる条件が
既に検出されてトリガーＡが生成されさえすれば、トリ
ガーＢを生じる条件を検出することができる。 ［００４８］ バス・モニター１２の本構成においては、これらの多重
レベルあるいは多重に使用可能化されたトリガーは常に
、トリガーＧから「始まり」トリガーＡに向かって上方
へ進む。更にまた、シーケンスに含まれるトリガーの可
能化コードＥＮＴＲＧＡ乃至ＥＮＴＲＧＧは、所要のシ
ーケンスの先に生じたトリガー条件と最後のトリガー条
件を検出することを可能にするため真としてセットされ
なければならない。例えば、２つの条件トリガーは、
（ＴＲＧＩＦＦ）（ＥＮＴＲＧＦ）（ＥＮＴＲＧＧ）が
全て真としてセットされることを要求し、その時のトリ
ガーＦが生じるのみで最後のトリガー条件Ｇが生じるよ
うにＴＲＧＩＦＦは真であり、前のトリガーＦを可能化
するためＥＮＴＲＧＦは真であり、最後のトリガーＧを
可能化するためＥＮＴＲＧＧは真である。同様に、３つ
の条件トリガーは、最後のトリガーＧを前のトリガーＥ
およびＦに依存させて、トリガーＧ、ＦおよびＥの発生
を可能にするため前記（ＴＲＦＩＦＥ）（ＴＲＧＩＦＦ
）（ＥＮＴＲＧＥ）（ＥＮＴＲＧＦ）（ＥＮＴＲＧＥ）
を必要とする。トリガーＡに向かってトリガーＧから増
えるその時の要件が、トリガーＡ乃至Ｇが検出すべき選
択された条件に個々に割当てることができるように構成
できる可能なシーケンスに対する実際の制限ではないこ
と、即ち、トリガーＡ乃至Ｇの順次の英数字表示が純粋
に名称の約束であり、トリガー条件に対するトリガーの
割当て即ちトリガー条件のシーケンスに対する制限を示
唆しないことに注意すべきである。更に、ＴＲＧＩＦＦ
が一般に逐次の動作に対する可能化コードとして働くこ
と、およびもしＴＲＧＩＦＦが真にセットサれなければ
、、前記条件が生じる時トリガーＡ乃至Ｈは生成されな
いことに注意すべきである。 ［００４９］ ＴＲＩＧＥＮＲ９０にリストされた可能化コードの順序
でシーケンスから進むと４つの各可能化コード（ＥＮａ
ｂｌｅ ｅＸｔｅｒｎａｌ ＴＲｉｇｇｅｒ ？）ＥＮ
ＸＴＲＤ、 ＥＮＸＴ３１７ 特開平３ ２９１７３５ （２２） ＲＥ、ＥＮＸＴＲＦおよびＥＮＸＴＲＧは、ＥＸＴＴＲ
Ｇ４２からの外部トリガーＸＤ、ＸＥ、ＸＦおよびＸＧ
の、前記１つと関連している。これら４つの外部トリガ
ーは、ＴＲＩＧＭＥＭ９２から与えられるそれらの４つ
の、前記各内部トリガーと共に、多くの異なる方法で働
く。 ［００５０］ 最初に、トリガーＸＤ、ＸＥ、ＸＦあるいはＸＧはいず
れも、ＴＲＩＧＭＥＭ９２の以降の記述に述べる如＜Ｔ
ＲＩＧＭＥＭ９２における「どうでもよい」コードをプ
ログラムすることにより、トリガーＤ、Ｅ、ＦまたはＧ
を不能化することにより、またトリガーＸＤ、ＸＥ、Ｘ
ＦまたはＸＧの可能化コードをセットすることにより、
トリガーＤ、ＥＳＦまたはＧの、前記１つの代わりに使
用することができる。トリガーＸＤ、ＸＥ、ＸＦまたは
ＸＧは、この時トリガーＤ、Ｅ、ＦまたはＧの代わりに
働くことになる。 ［００５１］ 第２に、トリガーＸＤＳＸＥ、ＸＦまたはＸＧはいずれ
も、上記の如＜ＴＲＩＧＭＥＭ９２においてトリガーＤ
、Ｅ、ＦまたはＧを適当にプログラムすることにより、
またトリガーＸＤ、ＸＥ、ＸＦまたはＸＧおよび、前記
トリガーＤ、 ＥＦまたはＧの双方に対する可能化コー
ドをセットすることにより、ＡＮＤタイプの作動におい
て、前記トリガーＤ、Ｅ、ＦまたはＧと共に使用するこ
とができる。これまで記述し更にＴＲＩＧＭＥＭ９２に
関して更に述べるように、トリガーＤ、Ｅ、ＦまたはＧ
はそれぞれＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８の回線上に現
れる８０ビット条件の結果として生成され、トリガーＸ
Ｄ、ＸＥ、ＸＦまたはＸＧの使用はこれら８０ビット条
件を８１ビット条件に拡張することを許容するものであ
り、ここで８１番目のビットはＳ Ｙ Ｓ Ｂ Ｕ Ｓ
１８でない条件、即ち外部トリガー条件を表わす。 ［００５２］ 第３に、トリガーＸＤ１ＸＥ、ｘＦまたはＸＧはいずれ
も、トリガーＸＤ、ＸＥ、ＸＦまなはＸＧおよびトリガ
ーＤ、Ｅ、ＦまたはＧの選択されたものに対する可能化
コードをセットすることにより、また上記の第１の場合
とは対照的に、「どうでもよい」コードではなく能動的
コードによりＴＲＩＧＭＥＭ９２においてトリガーＤ、
Ｅ、ＦまたはＧをプログラムすることにより、トリガー
Ｄ、Ｅ、Ｆ３１８ またはＧの、前記ものとは別個に使用することができる
。外部トリガーのこのような用法は、ＯＲタイプの機能
を、即ち例えば、トリガーＸＦまたはトリガーＦのいず
れか一方におけるトリガーに対して生成することになる
。 ［００５３］ 最後に、トリガーＸＤ、ＸＥ、ＸＦまたはＸＧは、可能
化コードＴＲＢＩＦＡＴＲＩＣＩＦＢ、ＴＲＩＧＤＩＦ
Ｃ，ＴＲＩＧＥＩＦＤ、ＴＲＩＧＦＩＦＥおよびＴＲＩ
Ｇ Ｉ ＦＦに関連して述べたように、逐次のトリガ
ー条件の生成時に上記の方法のいずれかで使用すること
ができる。外部トリガーのこのような使用は、例えば、
逐次のトリガーＦではなくトリガーＸＦの発生、あるい
はその反対、あるいはトリガーＸＦとＦの逐次の発生を
要求する逐次のトリガー条件を構成することを可能にす
る。 ［００５４］ ＴＲＩＧＥＮＲ９０の残るコードは、トリガーの生成と
は直接関係はないが、バス・モニター１２およびシステ
ム１０の他の動作および機能の制御および付勢のため使
用される。 ［００５５］ 例えば、ＥＮＸＴＣＫ （ＥＮａｂｌｅ ｅＸｔｅｒｎ
ａｌ Ｃ１ｏｃｋ）は、ＥＸＴＴＲＧ４２からのトリガ
ーと関連するクロッフカ飄ＥＸＴＴＲＧ４２からの入力
が接続されるバス上のサイクルの如きＥＸＴＴＲＧ４２
からの条件をＸＴＳＬ５４ヘコピーすることを可能にす
るコードである。 ［００５６］ Ｔ ＲＧ Ｉ Ｎ Ｔ （ＴＲｉＧｇｅｒ ＩＮＴｅｒ
ｎａｌ）は、もし真としてセットされると、バス・モニ
ター１２がトリガーＧを検出する時、あるいはＴＲＩ
Ｇ Ｉ ＦＦが真でなくトリガーＡ乃至りのいずれかの
トリガーが検出される時、ＣＰＵ２８にＣ３Ｓ１４の作
動を割込みさせる可能化コードである。この割込みは、
通常はＩ Ｐ Ｐ Ｒ４８に格納された割込み指令によ
り実現され、可能化されたトリガー条件と同時に５ＹＳ
ＢＵＳ１８に対して転送される。 ［００５７］ Ｔ ＲＧ ＲＳ Ｔ （ＴＲｉｇｇｅｒ Ｒｅ５ｅＴ）
は、トリガー制御部３８が各Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ
１８の３１９− 符開平５ Ｚソ１／３５（２４ノ サイクルの終りにトリガーＡ乃至Ｆを格納するＴＲＩＧ
ＲＥＧ９８のレジスタをリセットすることを可能にし、
ＴＲＧＲ３Ｔがセットされる限り、トリガーＡ乃至Ｆが
Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８のサイクル毎に検出され
記録され得るようにする。 ［００５８］ Ｓ Ｅ ＲＥＭＮ （ＳＥＲｉａｌ ＥＮａｂｌｅ Ｍ
ｅｍｏｒｙ）は、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８からの
情報を５ＳＬ５０へ書込むクロックを制御する。この可
能化コードがセットされない時、５ＳＬ５０に対しては
何も書込まれず、システム１０のバス、特にＳ Ｙ Ｓ
Ｂ Ｕ Ｓ １８が監視されつつある時にこのコード
は典型的にセットされ、Ｃ３Ｓ１４がサイロ・バンク４
０の内容を読出しつつある時はセットされない。可能化
コード５ＥＲＥＮＰおよび５ＥＲＥＮＸは、それぞれＰ
ＳＬ５２およびＸＴＳＬ５４に対する情報の書込みを同
様に制御する。 ［００５９］ Ｉ Ｎ ＣＲＡ Ｓ （ＩＮＣＲｅｍｅｎｔ Ａｄｄｒ
ｅｓｓ ５ｔｏｒｅ）は、セットされると、バス・モニ
ター１２がデータを５ＳＬ５０、ＰＳＬ５２およびＸＴ
ＳＬ５４に対して記録しつつある時バス・モニター１２
がＳＢＭＩ７４、ＰＢＭＩ７６およびＸＢＭＩ７８のＡ
ＤＲＲＣ８０に格納されたサイロ・バンク４０のアドレ
スを増分することを可能にする。データの記録が停止し
てサイロ・バンク４０に格納された情報が検査あるいは
処理されつつある時、ＩＮＣＲＡＳはリセットされる。 ［００６０１ 最後に、可能化コードＱＬＴＷＲＰおよびＰＲＴＥＶＮ
はシステムおよびバス・モニター１２のテストにおいて
使用されるコードである。ＱＬＴＷＲＰ （品質テスト
循環モード）は、バス・モニター１２に、バス・モニタ
ー１２により始動されるシステム１０のバス動作の結果
束じるトリガー条件のみに応答させる。ＰＲＴＥＶＮ
（Ｐａｒｉｔｙ Ｅｖｅｎ）は、Ｓ Ｙ Ｓ Ｂ Ｕ
Ｓ １８上の全ツノハリテイ・ビットを偶数ハリティに
対してセットさせることにより、Ｓ Ｙ Ｓ Ｂ Ｕ
Ｓ １８上のテスト条件を強制させられる。 ［００６１］ ３２０− 特開平３ ２９１７３５ （２５） 第１の組の入力に接続される。第２の組のＴＲＩＧＤＥ
Ｔ９６の入力は、ＴＲＩＧＭＥＭ９２の出力およびＥＬ
ＧＬ／ＥＲ９４およびＥＸＴＴＲＧ４２と接続される。 ＴＲＩＧＭＥＭ９２に対するこの第２の組の入力は、ト
リガー制御部３８により監視されるシステム１０の組の
条件を含む。以下に述べるように、ＥＸＴＴＲＧ４２か
らのものの如きこの組の監視される条件入力の一部はト
リガー条件ソースから直接接続されるが、ＴＲＩＧＭＥ
Ｍ９２およびＥＬＧＬ／ＥＲ９４がらの入力の如き他の
入力は、監視された条件から間接的に生成される。 ［００６２］ まずＥＸＴＴＲＧ４２からの入力について考察すれば、
これらの入力は、５ＹＳＢ Ｕ Ｓ １８およびＰＢＵ
Ｓ２０の外部ポイントからのものであり、□かつこれら
のポイントからＴＲＩＧＤＥＴ９６に直接接続されてこ
れらの入力にこれ以上の処理あるいは論理操作が行われ
ない点で「外部」と呼ばれる。上記の如く、ＴＲＩ Ｇ
ＤＥＴ９６に対するこれら入力は、トリガーＸＤ、ＸＥ
、ＸＦまたはＸＧを含み、例えば、一般にメモリー１６
、ＣＰＯ２８あるいはＣ３Ｓ１４、あるいは５ＹＳＢＵ
Ｓ１８と接続された色々な他のシステム要素におけるポ
イント、あるいは周辺デバイスその他のシステムの如き
システム１０に対して外部のポイントあるいはデバイス
、あるいはバス・モニター１２のユーザにより選択され
る他のポイントからのものである。ＥＬＧＬ／ＥＲ９４
の入力は、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８およびＰＢＵ
Ｓ２０と接続され、またこのような監視動作の通常の過
程において監視されるシステム１０の他のデバイスおよ
び要素と接続される。これら入力は、特にシステム内の
これらのポイントで生じる１組、およびＳ Ｙ Ｓ Ｂ
Ｕ Ｓ １８およびＰＢＵＳ２０上の規定された１組
の検出に専用化される。本構成においては、ＥＬＧＬ／
ＥＲ９４は、例えばこれら入力を受は入れて１組を表わ
す１組のトリガーを生じるプログラム可能なロジック・
アレイとして実施される組合わせロジックからなる。 ［００６３］ ＥＬＧＬ／ＥＲ９４の２つの出力であるトリガーＪおよ
びＫは、それぞ゛れ５ＹＳＢ Ｕ Ｓ １８およびＰＢ
ＵＳ２０の指令および制御回線と接続された入力から生
成されＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８またはＰＢＵＳ２
０における特定の１組を表わし、このような条件が生じ
る時トリガーＪまたはＫを生じる。このようなバスの１
組３２１−３２１− 特開平３ ２９１７３５ （２６） の事例は、同時の肯定応答および否定応答信号、同時の
否定応答および待機信号の如きバス上の多くの共在し得
ない応答の発生、あるいは短い応答または遮断条件の如
きバス上の不適性なタイミング条件の発生を示す指令信
号を含み得る。 ［００６４］ を後に、ＥＬＧＬ／ＥＲ９４は、特にシステム・バスの
作動におけるシステム１０のタイミング・エラーを示す
トリガーＬを生じる。トリガーＬを生じる入力は、シス
テム・バスの動作を制御するシステム１０の種々のデバ
イス、例えば、５ＹＳＢ Ｕ Ｓ １８またはＰＢＵＳ
２０に対するバス制御能力を有するいずれかのデバイス
から接続されている。 ［００６５］ Ｂ、４．３ ）リガー 人 ：ＴＲＩＧＭＥＭ９２
（図２．４および５）ＴＲＩＧＭＥＭ９２に関しては
、先に述べたように、ＴＲＩＧＥＮＲ９０から与えられ
る読出しアドレス入力は、システム１０における条件に
関する８つのコードＥＮＴＲＧＡ乃至ＥＮＴＲＧＨを含
む。これらの読出しアドレス入力はそれぞれ８つのトリ
ガーＡ乃至Ｈの１つと対応し、その各々は更に８０ビツ
トの５ＹＳＢＵＳ１８の指令、アドレスおよびデータ・
ビットからなる８０本の回線上の状態のプログラム可能
に選択可能な組合わせと、前記。これら８つのトリガー
Ａ乃至ＨはＴＲＩＧＭＥＭ９２から与えられ、ここにプ
ログラム可能に選択し得る。 ［００６６］ 図２に示されるように、ＴＲＩＧＭＥＭ９２は２重ポー
ト・メモリーである。ＴＲＩＧＭＥＭ９２の第１のポー
トは、第１のアドレス人力である条件アドレス入力（Ｃ
Ａ）と、メモリー・データ入力である条件データ入力（
ＣＤＩ）からなり、これらは共にＣＰＵＢＵＳ２２と接
続されている。ＴＲＩＧＭＥＭ９２の第２のポートは、
５ＹＳＢＵＳ１８の回線から接続される第２のアドレス
入力であるトリガー・アドレス（ＴＡ）と、ＴＲＩＧＤ
ＥＴ９６のトリガー人力と接続されるＴＲＩＧＭＥＭ９
２のデータ出力であるトリガー・データ出力（ＴＤＯ）
とからなる。 ［００６７］ ＴＲＩＧＭＥＭ９２は機能的には８ビット幅で、各ビッ
トはトリガーＡ乃至Ｈの１つと対応し、検出される５Ｙ
ＳＢＵＳ１８の条件と、前記トリガー・ビットＡ３２２ 特開平３ ２９１７３５ （２７） 乃至Ｈのパターンを格納する。トリガー・ビットＡ乃至
Ｈのこのような１１Ａパターンは各々Ｓ Ｙ Ｓ Ｂ
Ｕ Ｓ １８の場所を占め、そのアドレスは検出される
、前記Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８の条件を表わすＳ
Ｙ Ｓ Ｂ Ｕ Ｓ １８ビツトの特定の組合わせと
対応している。監視されるべく選択された条件のＳ Ｙ
Ｓ Ｂ Ｕ Ｓ １８上の存在は、５ＹＳＢＵ Ｓ
１８の回線上に存在する信号がＴＲＩＧＭＥＭ９２の第
２のポートのアドレス人力ＴＡと接続されるため、特定
の５ＹＳＢＵＳ１８の条件と、前記よう選択されたトリ
ガーＡ乃至ＨのパターンのＴＲＩＧＭＥＭ９２からのア
ドレス指定および読出しを生じる結果となる。 ［００６８］ このトリガー・ビット・パターンは、Ｃ３Ｓ１４から生
成されあるいは与えられＴＲＩＧＭＥＭ９２の第１のポ
ートを介して、即ちＴＲＩＧＭＥＭ９２のＣＡおよびＣ
ＤＩを介して働＜Ｃ３Ｓ１４による適当なＴＲＩＧＭＥ
Ｍ９２のアドレス場所に対して書込まれる。これらのト
リガー・パターンは、例えば、Ｃ３Ｓ１４において実行
するソフトウェアの制御下で生成することができ、ある
いはＣ３Ｓ１４あの制御下で外部ソースからロードする
ことができ、あるいはまたＣ３Ｓ１４のＥＰＲ○Ｍ３４
に格納されてＥ Ｐ Ｒ０Ｍ３４から選択され、またＣ
３Ｓ１４の制御下でＴＲＩＧＭＥＭ９２へ書込むことも
できる。 ［００６９］ その後、またバス・モニター１２がＳ Ｙ Ｓ Ｂ Ｕ
Ｓ １８上のアクティビティを監視中Ｓ Ｙ Ｓ Ｂ
Ｕ Ｓ １８の指令、アドレスおよびデータ回線上に
存在するビットが読出しアドレスとしてＴＲＩＧＭＥＭ
９２の第２のポートのアドレス入力即ちＴＡに対して与
えられる。５ＹＳＢＵＳ１８の回線上に存在するビット
の組合わせが検出されるべきＳ Ｙ Ｓ Ｂ Ｕ Ｓ
１８の条件と、前記時、この特定の５ＹＳＢＵＳ１８の
条件に対して選択され、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８
からのアドレス入力ビットのこの組合わせと、前記ＴＲ
ＩＧＭＥＭ９２のアドレス場所に格納されたトリガー・
ビットＡ乃至Ｈのパターンは、ＴＲＩＧＭＥＭ９２から
ＴＲＩＧＤＥＴ９６へ言売み込まれ、これによりトリガ
ーＡ乃至Ｈの選択されたものを生成する。 ［００７０］ 前に述べたように、本発明を包含するシステム１０のＳ
Ｙ Ｓ Ｂ Ｕ Ｓ １８は、８０まで２３− 特開平３ ２９１７３５ （２８） の回線を保有する。これら８０本の回線は、３２アドレ
ス・ビット、種々の機能に使用される多種の７ビツト、
３２データ・ビットおよび８指令ビツトからなる。 ［００７１］ 本構成（７）ＴＲＩＧＭＥＭ９２は、８ つ（１） ８
Ｘ１０２４２重ホード・サブ・メモリー１０２乃至１
１６と、図４に示される如く接続された８部分のＡＮＤ
機能１１８とからなる。図示の如く、５ＹＳＢＵＳ１８
からの８０本のアドレス入力回線は、８つの１０ビツト
・フィールドに分割され、トリガー・パターンはこれに
対応して８つの８ビツトのサブトリガー・フィールドに
分割され、このフィールドでは各サブトリガー・フィー
ルドがサブメモリー１０２乃至１１６の１つを占め、ト
リガーＡ乃至Ｈの各々と、前記位置を有する。ＴＲＩＧ
ＭＥＭ９２は、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８からの各
１０ビツトのアドレス・サブフィールドをＴＲＩＧＭＥ
Ｍ９２の１０２４Ｘ８サブメモリーの各々の場所と関連
付けることにより、８つのサブメモリー１０２〜１１６
に格納されたトリガー・パターンにより、Ｓ Ｙ Ｓ
Ｂ Ｕ Ｓ １８上のビットの組合わせの等価を検出す
る・もしＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８のアドレス・サ
ブフィールドが検出される５ＹＳＢＵＳ１８の条件と、
前記か、あるいは特定のトリガー・サブフィールドが「
どうでもよい」条件であると判定されるならば、サブメ
モリー１０２〜１１６のこのようなトリガーの各サブフ
ィールドの内容は、適当なトリガー位置に論理値「１」
を含む。 もし８つの全てのトリガーのサブフィールドがＴＲＩＧ
ＭＥＭ９２のサブメモリー１０２〜１１６においてアド
レス指定された場所に論理値「１」を含むならば、これ
らの「１」はＡＮＤ機能１１８により検出され、トリガ
ーＡ乃至Ｈの適当なものがＴＲＩＧＤＥＴ９６へ与えら
れる。 ［００７２］ 例示として、条件（ａ）０００１００００、（ｂ）ｏｏ
ｏｏｏｏｏｏ、（Ｃ）１０００００００、 （ｄ）００
００００００、 （ｅ）１１００００００、 （ｆ）０
０００００００、 （ｇ）１１１１１１１１、 （ｈ
）００１１００００、 （ｉ）ｏｏｏｏｏｏｏｏ、（ｊ
）１１１０００１１がＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８に
おいて生じる時ＴＲＩＧＭＥＭ９２が出力としてトリガ
ーＡを生じるものとしよう。「どうでもよい」状態の可
能性を無視すれば、この条件に対するトリガー・パター
ンは下記のようになる。即ち、 ３２４− 特開平 ３ ２９１７３５ （２９） （ｊ）トリガーＡの位置の１はサブメモリー・アドレス
１１１０００１１にある上に表わされたビット即ち条件
がサブシステム１１８の８０回線上に現れる時、論理値
「１」はサブメモリー１０２〜１１６の全てのトリガー
Ａの位置の出力に現れ、従ってＡＮＤ機能１１８はＴＲ
ＩＧＭＥＭ９２からのトリガーＡの出コードと対応する
ことになる。 ［００７３］ トリガーＡ乃至Ｈの１つ以上に対するトリガー・パター
ンが生成されてＴＲＩＧＭＥＭ９２にに対してロードさ
れるプロセスが図５に示される。図示の如く、このプロ
セスは２つの段階からなる。 ２５− 特開平３ ２９１７３５ （３０） ［００７４］ 第１の段階は、サブシステム１１８の８０回線の各々に
存在する条件即ち信号が生成されるべきトリガーＡ乃至
Ｈの各々に対して指定されるユーザ・マツプ１２０の生
成である。該プロセスのこの部分は、ユーザ・マツプ１
２０を表わす図４の上部により示される。図示の如く、
ユーザ・マツプ１２０は、トリガーＡ乃至Ｈの各々に１
つずつ８つの行と、５ＹＳＢＵＳ１８の回線の各々に１
つずつ８０の列とを含む［００７５］ 生成されるべきトリガーＡ乃至Ｈの各々に対して、ユー
ザは最初にトリガーＡ乃至Ｈのとのトリガーが指定され
つつあるかを選択し、次いでこのトリガーに対するトリ
ガー条件を各項が８０個のＳ Ｙ Ｓ Ｂ Ｕ Ｓ １
８の信号のトリガーの生成に能動的に参与する１つを表
わす１乃至８０項を含むプール積関数（ＡＮＤ機能）を
定義することにより、このトリガーに対するトリガー条
件を指定する。次いで、ユーザは、監視される条件が、
前記回線上の信号が論理値「１」あるいは論理値「Ｏ」
であることを要求するかどうかに応じて、５ＹＳＢＵＳ
１８の信号即ち回線の各々に対して１つの状態即ち論理
値「１」または論理値「Ｏ」を割当てる、即ちトリガー
条件を定義する。トリガーの定義において使用されなか
った信号は、「どうでもよい」状態が割当てられる。「
どうでもよい」状態のトリガー条件の定義に対する付記
は、論理値「１」および論理値「０」の状態と共に、ト
リガーの定義に参与する各回線即ち信号の条件が少なく
とも２ビツトで定義されることを要求する。 ［００７６］ これらの第１のステップは図４の上部に示され、これに
おいてはトリガーＡに対するユーザ・マツプ１２０の部
分に対する５ＹＳＢＵＳ１８の回線の定義がハツチによ
り示されている。 ［００７７］ このプロセスの第２の段階では、ユーザ・マツプ１２０
は、ＴＲＩＧＭＥＭ９２に格納されるべき実際のトリガ
ー・パターンを表わすハードウェア・マツプ１２２に変
換される。図４の下部に示されるように、ハードウェア
・マツプ１２２は、ＴＲ２６ 特開平３ ２９１７３５（３１） ＩＧＭＥＭ９２と１０本のＳ Ｙ Ｓ Ｂ Ｕ Ｓ １
８の回線の、前記８つのグループとを含むそれぞれ８つ
のサブメモリー１０２〜１１６と、前記８つのブロック
に構成され、その各々はサブメモリー１０２〜１１６の
第２ポートのアドレス入力即ちＴＲＩＧＭＥＭ９２のＴ
Ａと接続される。ハードウェア・マツプ１２２の各ブロ
ックは８つの列からなり、各列は前述の如くトリガーＡ
乃至Ｈの１つと対応し、各行が５ＹＳＢＵＳ１８の回線
のブロックからの１０ビツトのアドレス入力により個々
にアドレス指定可能なサブメモリー１０２〜１１６のア
ドレス場所の１つと、前記１０２４行に、前記。 ［００７８］ サブメモリー１０２〜１１６、即ちハードウェア・マツ
プ１２２のブロックに格納されたトリガー・パターンは
、次いでユーザ・マツプ１２０の各行を８つの１０ビツ
トの「フィールド」に分割することにより生成されるカ
ミここで各「フィールド」は与えられたトリガーに対し
て、このトリガーに対するトリガー条件の一部を定義す
るＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８の１０回線ブロック上
の信号のプール論理的組合わせを表わす［００７９］ このような１つの「フィールド」は、ユーザ・マツプ１
２０のハツチ領域により示される。この１０ビツトの各
「フィールド」は、、前記１０２４個の異なる２進数を
定義する１０２４個の異なる値を取り得、これらの各個
は１対１の比率でハードウェア・マツプ１２２の列の、
前記１つのビット場所に割当てられ、この１つのビット
場所のアドレスはフィールドの「値」と対応している。 これにより、ハードウェア・マツプ１２２の１つの列に
おける与えられた「ビット」の場所は、もしこの列のそ
の場所の２進アドレスがユーザ・マツプ１２０からの「
フィールド」の値と、前記ならば、「１」にセットされ
る。ユーザ・マツプ１２０からハードウェア・マツプ１
２２のトリガー・パターンへのトリガーおよびトリガー
条件のこのようなマツピングは、ユーザ・マツプ１２０
におけるトリガーの指定からの１つの１０ビツト「フィ
ールド」に対して図４に示され、このフィールドが如何
にしてハードウェア・マツプ１２２の１つの列の１つの
サブメモリー・ブロックの１つのアドレス場所にマツプ
するかを示している。 ３２７− 符開平３ ２９１ ／３ｂ （３２，１ ［００８０］ このプロセスの結果は、各トリガー条件毎に、即ちユー
ザにより定義されたトリガーＡ乃至Ｈの各々毎に、ハー
ドウェア・マツプ１２２の８つのブロックの８つの列に
おける１およびＯの、前記トリガー・パターンがユーザ
・マツプ１２０の１０ビツト「フィールド」毎に１つず
つ生成されることになる。 ［００８月 その結果得られるトリガー・パターンは、次に直接ＴＲ
ＩＧＭＥＭ９２に書込むことができ、あるいは更に起こ
り得ることは、監視操作が開始する前にＣ３Ｓ１４のメ
モリー１６あるいはＲＡＭ３０に格納され、ＴＲＩＧＭ
ＥＭ９２に対して書込まれることになる。また、本文で
先に述べたように、ある予め選定されしばしば使用され
るトリガー・パターンは、バス・モニター１２のユーザ
により選定される時使用されるなめ、Ｃ３Ｓ１４のＥ
Ｐ Ｒ０Ｍ３４に１恒久的に」格納することができる。 ［００８２］ Ｂ、４．４． ＴＲＩ ＧＤＥＴ９６およびＴＲＩＧ
ＲＥＧ９８ＴＲＩ ＧＤＥＴ９６Ｇｉ、ソノ最も基本的
す特質ニオイテ、ＥＸＴＴＲＧ４２、ＥＬＧＬ／ＥＲ９
４およびＴＲＩＧＭＥＭ９２から与えられるトリガーを
ＴＲＩＧＥＮＲ９０により与えられる可能化コードと比
較して、、前記トリガーから想定される如きシステム１
０の条件と、読出しアドレス入力の同時発生が生じる時
常に、トリガー出コードと対応するＡＮＤ／○Ｒ機能で
ある。この特質においては、トリガーをラッチし格納し
て、前述の如く、システム１０の種々のサンプリング・
ポイントからのサンプル・データと共にＴＲｌＧ５を生
じるトリガー（単数または複数）がサイロ・バンク４０
に格納されるように、ＴＲｌＧ５出コードと対応するＴ
ＲＩＧＲＥＧ９８が設けられる。 ［００８３］ しかし、更に、前述の如く、あるトリガーが、トリガー
・ビットＡ乃至ＨおよびＸＤ乃至ＸＨの他のものの時間
的に順次の発生の結果生じる。この理由から、ＴＲＩＧ
ＲＥＧ９８はトリガー（単数または複数）を格納してＴ
Ｒ工ＧＳを生じるのみでなく、トリガーの順次発生を格
納し、この情報をＴＲＩＧＤＥＴ９６へ再び与３２８− 特開平３ ２９１７３５ （３３） える。ＴＲＩＧＤＥＴ９６は、更に、これが読出しアド
レス入力により指定され可能化される時、トリガーの指
定されたシーケンスの発生と同時にＴＲｌＧ５を生成す
る。 ［００８４］ ＴＲＩＧＤＥＴ９６およびＴＲＩＧＲＥＧ９８の機能を
実行するため必要なロジックの詳細な設計および構成、
およびＴＲＩＧＥＮＲ９０の記述の如きバス・モニター
１２の記述の他の部分およびその内部およびＴＲＩＧＭ
ＥＭ９２に格納される可能化コードによりＴＲＩＧＤＥ
Ｔ９６およびＴＲＩＧＲＥＧ９８により行われる必要な
諸動作が完全に記述され定義される限り、ＴＲＩＧＤＥ
Ｔ９６およびＴＲＩ ＧＲＥＧ９８は本文においてこれ
以上記載しない。 ［００８５］ Ｂ、 ４．６ 込み パターン・プログラム可能レ
ジスタ４８上記の如く、ＴＲＩＧＤＥＴ９６およびＴＲ
ＩＧＲＥＧ９８により生成されるＴＲｌＧ５出力は、Ｓ
Ｙ Ｓ Ｂ Ｕ Ｓ １８、ＰＢＵＳ２０およびＥＸ
ＴＴＲＧ４２のソースからのデータのサイロ・バンク４
０への記録を開始する。その上、また前述の如く、バス
・モニター１２は、ＣＰＵＢＵＳ２２からＳ Ｙ Ｓ
Ｂ Ｕ Ｓ １８に接続された１組の割込み／パターン
・プログラム可能レジスタ（ＩＰＰＲ）４８を含む。先
に述べたように、Ｃ３Ｓ１４がテスト・パターンをＣ３
Ｓ１４の制御下でＩ Ｐ Ｐ Ｒ４８を介して５ＹＳＢ
ＵＳ１８へ書込むことを許容することにより、ｌＰＰＲ
４８は、５ＹＳＢＵＳ１８および５ＹＳＢＵＳ１８と接
続されたシステム要素をテストするため、第１のモード
においてＣ３Ｓ１４により用いられる。 ［００８６］ バス監視モードにおいて、Ｃ３Ｓ１４は、システムある
いはＣＰＵ割込み指令の如き選択された指令をサイロ・
バンク４０に対して書込むことができる。これらの指令
は、ＴＲＩＧＤＥＴ９６およびＴＲＩＧＲＥＧ９８から
のＴＲｌＧ５出力の発生までサイロ・バンク４０に駐在
し、この時５ＹＳＢＵＳ１８に対して転送されることに
なる。バス・モニター１２の本構成においては、この指
令は、最も普通には、前記モニター１２がシステム１０
の作動に割込みを行うことができるようにその時ＣＰ３
２９ 特開平３ ２９１７３５（３４） Ｕ２８により実行中の作動を中断するＣＰＵ２８の割込
み指令である。 ［００８７］ この割込み指令は、同指令により終了されるＳ Ｙ Ｓ
Ｂ Ｕ Ｓ １８の作動サイクルの終りに、Ｓ Ｙ
Ｓ Ｂ Ｕ Ｓ １８に現れる。トリガーを生じる監視
された条件に関する事象と関連して５ＳＬ５０に格納さ
れた情報ブロックは、この場合このトリガー自体および
前記５ＹＳＢＵＳ１８の作動サイクル中５ＹＳＢＵＳ１
８の回線上に存在する状態の如き当該トリガー条件の結
果としてサンプルされたＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８
におけるその時存在する諸条件から開始し、また最後の
エントリとしての割込み指令であるＳ Ｙ Ｓ Ｂ Ｕ
Ｓ １８に現れる最後の組の条件即ち状態であった割
込み指令を終了することになる。３つのサイロ・バンク
、即ち５ＳＬ５０、ＰＳＬ５２およびＸＴＳＬ５４に記
録されたデータ・エントリを関連付けることを助けるた
め、もしこれらのサイロが前記割込みが生じる事象を記
録しつつあるならば、割込み指令もまたＰＳＬ５２およ
びＸＴＳＬ５４のタイム・スタンプ・サイロへ、即ちＰ
ＴＳＬ６６およびＸＴＳＬ７０ヘコピーされる。 ［００８８］ Ｂ、 ４．７ タイム・スタンプ 先に述べたように、トリガー制御部３８は、実質的にカ
ウンタでありＴＲＩ ＧＤＥＴ９６およびＴＲＩＧＲＥ
Ｇ９８からのＴＲｌＧ５の発生により始動されるタイム
・スタンプ・ジェネレータ（ＴＳＧ）１００を含む。こ
のＴＳＧｌｏｏのカウント出力は、トリガーの発生後の
各サンプリング動作の開始時に５ＳＬ５０に対して書込
まれ、バス・モニター１２のユーザが各トリガー条件発
生の相対的時点を決定することができるように設けられ
る。ＴＳＧｌｏｏからのカウントの最下位ビットもまた
５ＳＬ５０、ＰＳＬ５２およびＸＴＳＬ５４に格納され
たデータの関連付けを助けるためサイロ・バンク４０の
どの部分がバス・モニター１２の与えられたサンプリン
グ動作においてデータを記録しつつあるかに従って、Ｐ
ＳＬ５２およびＸＴＳＬ５４に書込まれる。 ［００８９］ ５ＳＬ５０のタイム・スタンプ・カウント、およびＰＳ
Ｌ５２およびＸＴＳＬ５４のタイム・スタンプ・カウン
ト部分の記録は、サイロ・バンク４０の３つのサブパン
３０ 特開平３ ２９１７３５ （３５） りへのサンプルされたデータの書込みがそれ自体では相
互に関連付けられない故に望ましい。即ち、また例えば
、種々の監視およびサンプリング動作が全く各動作中に
データをサイロ・バンク４０の３つの全ての部分に書込
む結果を生じず、その結果サイロ・バンク４０の３つの
サブバンクにおける同様なアドレス場所を占める情報ブ
ロックが必ずしも同じサンプリング動作からではなくな
る。例えば、もしＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８が５Ｙ
ＳＢＵＳ１８に関してのみ問題となる条件について監視
されるならば、この条件の発生は５ＳＬ５０のみにデー
タが書込まれる結果となろう［００９０］ 更にまた、サンプリング動作中サイロ・バンク４０の３
つのサブバンクに格納されたデータ・ブロックは等しい
大きさのものではない。例えば、１つのトリガー条件お
よびメモリー１６から読出されたデータに対するＳ Ｙ
Ｓ Ｂ Ｕ Ｓ １８の指令の如き５ＳＬ５０におけ
るＳ Ｙ Ｓ Ｂ Ｕ Ｓ １８の記録を結果として生
じる典型的な５ＹＳＢＵＳ１８の動作は、１つの５ＹＳ
ＢＵＳサイクルを占有し、従って、トリガーが５ＹＳＢ
ＵＳ１８の１つの条件から起生ずる時、バス・モニター
１２は１つの５ＹＳＢＵＳ１８のサイクルを記録するに
過ぎない。 ［００９１］ しかし、ＰＢＵＳ２０の動作およびＥＸＴＴＲＧ４２か
らの入力により反映されたある動作は、１つ以上のＳ
Ｙ Ｓ Ｂ Ｕ Ｓ １８のサイクルを占有し得る。例
えば、メモリー１６から読出されたデータに対する指令
はただ１つの５ＹＳＢＵＳ１８のサイクルを占有し得る
が、メモリー１６からＰＢＵＳ２０を介するデータの実
際の読出しは８つの連続するＰＢＵＳ２０のサイクルを
占有することになり、その結果もしこの特定動作がトリ
ガー条件ならびにサイロ・バンク４０に対するデータの
記録を生じる結果となるならば、サイロ・バンク４０は
、Ｓ Ｙ Ｓ Ｂ Ｕ Ｓ １８の１サイクルからのデ
ータおよびＰＳＬ５２におけるＰＢＵＳ２０の８つの連
続サイクルからのデータを５ＳＬ５０に記録しなければ
ならない。 ［００９２］ 本発明についてはその方法および装置の望ましい実施態
様に関して特に示し記したが、当業者には、頭書の特許
請求の範囲により定義される如き本発明の趣旨３３１ 特開平３ ２９１７３５ （３６） および範囲から逸脱する事なく形態、細部ならびに構成
の色々な変更が可能であることが理解されよう。
【図１】
本発明のバス・モニターを内蔵するシステムを示すブロ
ック図である。
ック図である。
【図２】
本発明のバス・モニターを示すブロック図である。
【図３】
本発明のトリガー可能化手段を示す概略図である。
【図４】
本発明のトリガー・メモリーのブロック図である。
【図５】
本発明のトリガー・メモリーにおけるトリガー・パター
ンの生成および格納の概略図である。
ンの生成および格納の概略図である。
１０・・・システム、１２・・・バス・モニター １４
・・・中央システム（Ｃ８Ｓ）、１６・・・メモリー
１８・・・システム・バス（ＳＹＳＢＵＳ） 、２０・
・・専用バス（ＰＢＵＳ） 、２２・・・中央処理装置
バス（ＣＰＵＢＵＳ） 、２４・・・５ＹＳＢＵＳイン
ターフエース（ＳＢ■）、２６・・・ＰＢＵＳインター
フェース（ＰＢＩ）、２８・・・中央処理装置（ＣＰＵ
）３０・・・ランダム・アクセス・メモリー（ＲＡＭ）
、３２・・・読出し専用メモリー（ＲＯＭ）、３４・
・・消去可能プログラム可能ＲＯＭ （ＥＰＲＯＭ）
、３８・・・トリガー制御部、４０・・・サイロ・バン
ク、４２・・・外部トリガー（ＥＸＴＴＲＧ） 、４４
・・・違法／１組トリガー（ＩＬＧＬ／ＥＲＲ） 、４
６・・・バス・モニター・インターフェース（ＢＭＩ）
、４８・・・割込み／パターン・プログラム可能レジ
スタ（ＩＰＰＲ）、５０・・・ＰＢＵＳサイロ（ＰＳＬ
）、５２・・・ＰＢＵＳサイロ（ＰＳＬ）、５４・・・
外部トリガー・サイロ（ＸＴＳＬ） 、５６・・・５Ｙ
ＳＢＵＳデータ・サイロ（ＳＤＳＬ）、５８・・・５Ｙ
ＳＢＵＳアドレス・サイロ（ＳＡＳＬ） 、６０・・・
５ＹＳＢＵＳ指令サイロ（ＳＣ８Ｌ）、６２・・・５Ｙ
ＳＢＵＳタイム・スタンプ・サイロ（ＳＴＳＬ） 、６
４ＰＢＵＳデータ・サイロ（ＰＤＳＬ） 、６６ＰＢＵ
Ｓタイム・スタンプ・サイロ（ＰＴＳ３３２− 特開平３ ２９１７３５（３７） Ｌ）、６８・・・外部データ・サイロ（ＸＤＳＬ）、７
０・・・外部タイム・スタンプ・サイロ（ＸＴＳＬ）、
７２・・・サイロ出力レジスタ（ＳＯＲ）、７４・・・
５ＹＳＢＵＳ ＢＭＩ （ＳＢＭＩ） 、７６−Ｐ
ＢＵＳ ＢＭＩ （ＰＢＭＩ） 、７８−・・外部
ＢＭＩ （ＸＢＭＩ）、８０・・・アドレスおよびレ
ジスタ・カウンタ（ＡＤＲＲＣ） 、８２・・・復号レ
ジスタ（ＤＣＤＲ） 、８４・・・レジスタ・ストア（
Ｒ５）、８６・・・レジスタ／サイロ制御／復号（Ｒ３
ＣＤ）装置、８８・・・制御およびタイミング（ＣＮＴ
ＬＴＭＧ）装置、９０・・・トリガー可能化レジスタ（
ＴＲＩＧＥＮＲ） 、９２・・・トリガー・メモリー（
ＴＲＩＧＭＥＭ） 、９４・・・違法／１組検出器（Ｅ
ＬＧＬ／ＥＲ） 、９６−）リガー検出器ロジック（Ｔ
ＲＩＧＤＥＴ） 、９８・・・トリガー・レジスタ（Ｔ
ＲＩＧＲＥＧ） １００・・・タイム・スタンプ・ジ
ェネレータ（ＴＳＧ）。 ３３−
・・・中央システム（Ｃ８Ｓ）、１６・・・メモリー
１８・・・システム・バス（ＳＹＳＢＵＳ） 、２０・
・・専用バス（ＰＢＵＳ） 、２２・・・中央処理装置
バス（ＣＰＵＢＵＳ） 、２４・・・５ＹＳＢＵＳイン
ターフエース（ＳＢ■）、２６・・・ＰＢＵＳインター
フェース（ＰＢＩ）、２８・・・中央処理装置（ＣＰＵ
）３０・・・ランダム・アクセス・メモリー（ＲＡＭ）
、３２・・・読出し専用メモリー（ＲＯＭ）、３４・
・・消去可能プログラム可能ＲＯＭ （ＥＰＲＯＭ）
、３８・・・トリガー制御部、４０・・・サイロ・バン
ク、４２・・・外部トリガー（ＥＸＴＴＲＧ） 、４４
・・・違法／１組トリガー（ＩＬＧＬ／ＥＲＲ） 、４
６・・・バス・モニター・インターフェース（ＢＭＩ）
、４８・・・割込み／パターン・プログラム可能レジ
スタ（ＩＰＰＲ）、５０・・・ＰＢＵＳサイロ（ＰＳＬ
）、５２・・・ＰＢＵＳサイロ（ＰＳＬ）、５４・・・
外部トリガー・サイロ（ＸＴＳＬ） 、５６・・・５Ｙ
ＳＢＵＳデータ・サイロ（ＳＤＳＬ）、５８・・・５Ｙ
ＳＢＵＳアドレス・サイロ（ＳＡＳＬ） 、６０・・・
５ＹＳＢＵＳ指令サイロ（ＳＣ８Ｌ）、６２・・・５Ｙ
ＳＢＵＳタイム・スタンプ・サイロ（ＳＴＳＬ） 、６
４ＰＢＵＳデータ・サイロ（ＰＤＳＬ） 、６６ＰＢＵ
Ｓタイム・スタンプ・サイロ（ＰＴＳ３３２− 特開平３ ２９１７３５（３７） Ｌ）、６８・・・外部データ・サイロ（ＸＤＳＬ）、７
０・・・外部タイム・スタンプ・サイロ（ＸＴＳＬ）、
７２・・・サイロ出力レジスタ（ＳＯＲ）、７４・・・
５ＹＳＢＵＳ ＢＭＩ （ＳＢＭＩ） 、７６−Ｐ
ＢＵＳ ＢＭＩ （ＰＢＭＩ） 、７８−・・外部
ＢＭＩ （ＸＢＭＩ）、８０・・・アドレスおよびレ
ジスタ・カウンタ（ＡＤＲＲＣ） 、８２・・・復号レ
ジスタ（ＤＣＤＲ） 、８４・・・レジスタ・ストア（
Ｒ５）、８６・・・レジスタ／サイロ制御／復号（Ｒ３
ＣＤ）装置、８８・・・制御およびタイミング（ＣＮＴ
ＬＴＭＧ）装置、９０・・・トリガー可能化レジスタ（
ＴＲＩＧＥＮＲ） 、９２・・・トリガー・メモリー（
ＴＲＩＧＭＥＭ） 、９４・・・違法／１組検出器（Ｅ
ＬＧＬ／ＥＲ） 、９６−）リガー検出器ロジック（Ｔ
ＲＩＧＤＥＴ） 、９８・・・トリガー・レジスタ（Ｔ
ＲＩＧＲＥＧ） １００・・・タイム・スタンプ・ジ
ェネレータ（ＴＳＧ）。 ３３−
図面
【図１】
＝３３４
特開平
２９１７３５ （３８）
【図２】
−３３５
符開平
Ｚソ１／、３．１）（、ｊソＪ
【図３】
−３３６
特開平
２９１７３５ （４，０）
−３３７−
特開平
２９１７３５ （４１）
【図５】
３３８−
特開平
２９１７３５ （４２）
特開平
３
２９１７３５ （４３）
Claims (30)
- 【請求項１】作動中のシステム内部の選択されたポイン
トにおける条件を選択的に検出し記録するための、コン
ピュータ・システムで使用されるモニター装置において
、 各々が検出されるべき対応する条件の発生を表わすトリ
ガー信号と対応する複数の選択可能なトリガー可能化コ
ードを格納するための手段と、前記システム内部の第１
の複数の選択されたポイントと接続され、該第１のポイ
ントにおいて生じる選択された条件に応答して、対応す
る選択条件の発生を表わすトリガー信号を生じる手段と
、 選択されたトリガー可能化コードと対応するトリガー信
号の発生と同時に、該トリガー可能化コードおよびトリ
ガー信号に応答してトリガー出力を生じる手段と、 前記システム内部の第２の複数の選択されたポイントと
接続され、前記トリガー出力に応答して該第２のポイン
トに存在する条件を記録するサイロ・バンク手段と を設けてなることを特徴とするモニター装置。 - 【請求項２】前記第１の複数の選択されたポイントが、
前記システムの第１のバスの回線を含むことを特徴とす
る請求項１記載のモニター装置。 - 【請求項３】前記第１の複数の選択されたポイントが、
前記システムのバス上の違法な条件の存在を表示する手
段の出力を有することを特徴とする請求項１記載のモニ
ター装置。 - 【請求項４】前記第１の複数の選択されたポイントが、
前記システムのバス上のエラー条件の存在を表示する手
段の出力を有することを特徴とする請求項１記載のモニ
ター装置。 - 【請求項５】前記第１の複数の選択されたポイントが、
前記システムのバスに対して外部であるポイントにおけ
る選択された条件の発生を表わすトリガー信号を生じる
手段の出力を有することを特徴とする請求項１記載のモ
ニター装置。 - 【請求項６】前記第１の複数の選択されたポイントが更
に、前記システムのバス上のエラー即ち違法な条件の存
在を表示する手段の出力を有することを特徴とする請求
項２記載のモニター装置。 - 【請求項７】前記第１の複数の選択されたポイントが更
に、前記システムのバスに対して外部であるポイントに
おける選択された条件の発生を表わすトリガー信号を生
じる手段の出力を有することを特徴とする請求項２記載
のモニター装置。 - 【請求項８】前記第２の複数の選択されたポイントが、
前記システムの第１のバスの回線を含むことを特徴とす
る請求項１記載のモニター装置。 - 【請求項９】前記第２の複数の選択されたポイントが、
前記システムの第２のバスの回線を含むことを特徴とす
る請求項１記載のモニター装置。 - 【請求項１０】前記第２の複数の選択されたポイントが
、前記システムの第１および第２のバスに対して外部で
ある１組のポイントを含むことを特徴とする請求項１記
載のモニター装置。 - 【請求項１１】前記第１の組の選択されたポイントが、
第１のシステム・バスを含み、前記トリガー信号を生じ
る手段が、各々が前記第１のシステム・バス上に検出さ
れるべき選択された条件と対応するトリガー信号のパタ
ーンを格納するためのトリガー・メモリー手段を含み、
該トリガー・メモリー手段が、前記第１のシステム・バ
スの回線と接続された読出しアドレス入力と、前記トリ
ガー出力手段と接続されて検出されるべきバス条件と対
応するトリガー信号のパターンを生じるデータ出力ポー
トとを含み、トリガー信号の各パターンが前記トリガー
・メモリー手段の場所に格納され、該場所が検出される
べき対応する条件を表わす前記第１のシステム・バス上
の信号パターンと対応することを特徴とする請求項１記
載のモニター装置。 - 【請求項１２】前記トリガー・メモリー手段が２重ポー
ト・メモリー手段であり、前記システムが更に、前記ト
リガー・メモリー手段に対する書込みアドレスを生成し
、かつ前記トリガー・メモリー手段に対して書込まれる
べきトリガー・パターンを生じる処理手段を含み、前記
トリガー・メモリー手段が更に、該処理手段と接続され
、処理手段から与えられるトリガー・パターンを受取り
格納するデータ入力および書込みアドレス入力を有する
第２のポートを含むことを特徴とする請求項１１記載の
モニター装置。 - 【請求項１３】前記処理手段が更に、トリガー信号の予
め選定されたパターンを格納して与えるためのメモリー
手段を含むことを特徴とする請求項１２記載のモニター
装置。 - 【請求項１４】トリガー可能化コードを格納するための
前記手段が、複数のバス可能化コードを格納する手段を
含み、前記バス可能化コードの各々が複数のバス・トリ
ガー信号の１つと対応し、かつ前記バス・トリガー信号
の各々が前記システムのバス上の選択された条件を表わ
すことを特徴とする請求項１記載のモニター装置。 - 【請求項１５】前記トリガー可能化コードが、複数のエ
ラー可能化コードを含み、該エラー可能化コードの各々
は複数のエラー・トリガー信号の１つと対応し、前記エ
ラー・トリガー信号の各々はシステム・バス上の不適正
な条件を表わすことを特徴とする請求項１記載のモニタ
ー装置。 - 【請求項１６】システム・バス上の前記不適正な条件が
エラー条件を含むことを特徴とする請求項１５記載のモ
ニター装置。 - 【請求項１７】システム・バス上の前記不適正な条件が
違法な条件を含むことを特徴とする請求項１５記載のモ
ニター装置。 - 【請求項１８】システム・バス上の前記不適正な条件が
タイムアウト条件を含むことを特徴とする請求項１５記
載のモニター装置。 - 【請求項１９】トリガー可能化コードが、複数のトリガ
ー・シーケンス可能化コードを含み、該トリガー・シー
ケンス可能化コードの各々がトリガー信号の順次の組合
わせと対応し、１つのトリガー・シーケンス可能化コー
ドにより指定される各トリガー信号が前記トリガー可能
化コードにより定義されるシーケンスで生じなければな
らないことを特徴とする請求項１記載のモニター装置。 - 【請求項２０】前記トリガー可能化コードが更に、複数
の外部のトリガー可能化コードを含み、該外部のトリガ
ー可能化コードの各々が、前記システム・バス以外のソ
ースからの複数の外部トリガーの１つと対応することを
特徴とする請求項１記載のモニター装置。 - 【請求項２１】前記トリガー可能化コードが更に、複数
の外部のトリガー可能化コードを含み、該外部のトリガ
ー可能化コードの各々が、前記システム・バス以外のソ
ースからの複数の外部トリガー信号の１つと対応するこ
とを特徴とする請求項１４記載のモニター装置。 - 【請求項２２】各外部トリガー可能化コードおよび対応
する外部トリガー信号が、複数のシステム・バス可能化
コードの１つおよび対応するバス・トリガー信号と対応
することを特徴とする請求項２１記載のモニター装置。 - 【請求項２３】前記バス可能化コードおよびトリガー・
シーケンス可能化コードが、トリガー出力を生じる際対
応するバス・トリガー信号の代わりに使用されるべき外
部トリガー信号を選択できることを特徴とする請求項２
２記載のモニター装置。 - 【請求項２４】前記バス可能化コードおよびトリガー・
シーケンス可能化コードが、トリガー出力を生じる際対
応するバス・トリガー信号により論理積において使用さ
れるべき外部トリガー信号を選択できることを特徴とす
る請求項２２記載のモニター装置。 - 【請求項２５】前記バス可能化コードおよびトリガー・
シーケンス可能化コードが、トリガー出力を生じる際対
応するバス・トリガー信号により論理和において使用さ
れるべき外部トリガー信号を選択できることを特徴とす
る請求項２２記載のモニター装置。 - 【請求項２６】前記サイロ・バンク手段が、複数のサブ
サイロ手段を含み、該サブサイロ手段の各々が前記第２
の選択されたポイントの対応する１つに存在する条件と
対応して記録することを特徴とする請求項１記載のモニ
ター装置。 - 【請求項２７】前記サブサイロ手段の各々が、前記第２
の選択されたポイントの対応するものと接続されたデー
タ入力を有するスタティック・メモリー手段と、該スタ
ティック・メモリー手段のデータ出力と接続されたデー
タ入力を有するダイナミック・メモリー手段とを含み、
前記サブサイロ手段は前記対応するトリガー出力に応答
して、前記選択された第２のポイントに存在する条件を
前記スタティック・メモリー装置に捕捉し、かつ捕捉さ
れた条件を記録するため前記ダイナミック・メモリー、
手段に転送することを特徴とする請求項２６記載のモニ
ター装置。 - 【請求項２８】前記第２の複数の選択されたポイントが
、前記システムの第１のバスの回線を含むことを特徴と
する請求項２６記載のモニター装置。 - 【請求項２９】前記第２の複数の選択されたポイントが
、前記システムの第２のバスの回線を含むことを特徴と
する請求項２６記載のモニター装置。 - 【請求項３０】前記第２の複数の選択されたポイントが
、前記システムの第１および第２のバスに対して外部の
１組のポイントを含むことを特徴とする請求項２６記載
のモニター装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US455667 | 1983-01-05 | ||
| US07/455,667 US5210862A (en) | 1989-12-22 | 1989-12-22 | Bus monitor with selective capture of independently occuring events from multiple sources |
Publications (1)
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|---|---|
| JPH03291735A true JPH03291735A (ja) | 1991-12-20 |
Family
ID=23809762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2405120A Pending JPH03291735A (ja) | 1989-12-22 | 1990-12-21 | モニター装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5210862A (ja) |
| JP (1) | JPH03291735A (ja) |
| KR (1) | KR950001943B1 (ja) |
| CN (1) | CN1043273C (ja) |
| MX (1) | MX173992B (ja) |
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