JPH0329190A - クロック信号入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はクロック信号人カバッファ回路に関し、特に、
電源投入時の外部クロック信号の電位を検出し、該検出
結果に基づきクロック信号の制御機能を切り換えるクロ
ック信号人カバッファ回路に関する。

［従来の技術コ 近年、メモリに対する市場の要求は多様化していく傾向
にある。メモリを制御するクロック信号を例にとると、
チップ選択機能と出力端子制御機能とを付与したメモリ
や、正負両論理のチップ選択機能を付与したメモリへの
要求がある。このような基本的な内部回路は同じで、ク
ロック信号の機能のみを変えたファミリー製品はクロッ
ク信号人カバッフ７回路内の回路接続を一部変えるだけ
で実現できる。

以下、従来例として２入力のクロック信号バッファ回路
を負論理のチップ選択機能と負論理の出力端子制御機能
を持つ場合と負論理のチップ選択機能と正論理のチップ
機能を持つ場合とに回路接続で切り換えられることを第
３図（ａ），　　（ｂ），（ｃ）を参照して説明する。

第３図（ａ）においてＩＩ，　　Ｉ２はクロック信号を
、Ａ３１はインバータ回路を、Ｎ３１，　　Ｎ３２，　
　Ｎ３３を、Ｂ３１，　　Ｂ３２，　　Ｂ３３はスイッ
チ部を、ＣＳ′は内部チップ選択信号を、σ丁′は内部
出力端子制御信号をそれぞれ示している。

まず、負論理のチップ選択機能と負論理の出力端子制御
機能とを持たせる場合について説明する。

この場合第３図（ａ）のスイッチ部Ｂ３１は第３図（ｂ
）のスイッチ部Ｂ３２に示される接続とする。

スイッチ部Ｂ３２ては節点Ｎ３１が電源Ｖ　Ｃ　Ｃに接
続されるから、節点Ｎ３３は常に低レベルとなり、内部
チップ選択信号で３゛゛はクロック屠号Ｉ２の同相信号
となる。一方、節点Ｎ３２はクロック信号Ｉｔに接続さ
れるから、内部出力端子制御信号στ′はチップ選択状
態、すなわち、ｒＳ′が低レベルであれば■１と同相信
号になる。従って、クロック信号Ｉ２は負論理のチップ
選択機能を有し、１１は負論理の出力端子制御機能を有
する。

次に負論理のチップ選択信号および正論理のチ“ップ選
択機能を持たせる場合を説明する。この場合、第３図（
ａ）のスイッチ部Ｂ３１は第３図（ｃ）のスイッチ部Ｂ
３３に示される接続となる。クロック信号１１は節点Ｎ
３１と接続されるからで３一′はＩｌが高レベル、かつ
Ｉ２が低レベルの場合のみ選択状態である低レベルとな
る。従って、クロック信号Ｉｔは正論理の■２は負論理
のチップ選択機能を有することになる。一方、節点３２
は接地（ＧＮＤ）電源に接続されるから、内部出力端子
制御信号■゛は内部チップ選択信号ｒ｝゛と同相の信号
となる。従って選択状態では常に低レベルに保たれ、メ
モリ回路の動作に影響を与えないよう配慮されている。

以上の説明から明らかなように、従来例では第３図（ａ
）のクロック信号人カバッファ回路のスイッチ部Ｂ３１
を第３図（ｂ）のスイッチ部Ｂ３２または第３図（ｂ）
のスイッチ部Ｂ３３に示す接続のいずれかに設定するこ
とによりクロック信号の制御機能の異なる２種類のメモ
リ回路を実現している。製造工程上、上述の回路接続の
切換はポリシリコンやアルミ配線で行われ、拡散工程内
で各々の接続に合わせた２種類のマスクを作成し製造す
る手段を取っていた。

［発明が解決しようとする問題点］ 上述した従来例では、２種類の機能に対応した２種類の
マスクが必要となり、拡散工程に混乱を来したり２種類
のメモリ回路の生産量を拡散時点から常に管理しなけれ
ばならないという欠点があり、更に開孔段階での試作評
価の上からも２種類のメモリ回路に対し各々の拡散工朋
を見積る必要があり開発日数がかかるという欠点もあっ
た。

［発明の従来技術に対する相違点コ 上述した従来のクロック信号人カバッファ回路に対し、
本発明は電源投入時の外部クロック信号の電位により出
力信号の電位を設定する回路を設け、電源投入時の外部
クロック信号の電位によりクロック信号の制御機能を切
り換えるという相違点を有する。

［問題点を解決するための手段コ 本発明の要旨は、第１，第２の外部クロック信号を入力
どし内部チップ選択信号と内部出力端子制御信号を出力
とするクロック信号入力回路おいて、上記第１の外部ク
ロック信号を入力とし電源投入時の該第ｌの外部クロッ
ク信号の電位により出力信号を高レベルまたは低レベル
に設定可能な出力信号電位設定回路を設け、上記第１の
外部クロック信号と上記出力信号電位設定回路の出力信
号とのノア論理出力を上記第２の外部クロック信号とオ
ア論理をとりその出力を内部チップ選択信号とし、上記
第１の外部クロック信号と上記内部チップ選択信号との
ノア論理出力を上記出力信号電位設定回路の出力信号の
逆相信号とノア論理をとり、その出力を該内部出力端子
制御信号とするクロック信号人カバッファ回路とを備え
、上記第２の外部クロック信号は負論理のチップ選択機
能を有し、上記第１の外部クロック信号は上記出力信号
電位設定回路の出力信号の設定条件により機能が切り換
わり、該出力信号が高レベルの場合は負論理の出力端子
制御機能を低レベルの場合は正論理のチップ選択機能を
有することである。

［発明の作用コ 上記構成に係るクロック信号入力回路では、出力信号電
位設定回路が電源投入時の第１の外部クロック信号の電
位に対応した出力信号をクロック信号人カバッファ回路
に供給し、クａツク入力バッファ回路は、この出力信号
に基づき負論理の出力端子制御機能と正論理のチップ選
択機能とを選択的に実現できる。

［実施例コ 次に本発明の第１の実施例を第１図を参照して説明する
。

第１図においてＷは書き込み制御信号であり、書き込み
動作時高レベル、読み出し動作時低レベルである。Ｐは
出力信号電位設定回路の出力信号であり、Ｎｉｌ，　　
Ｎｌ２，　　Ｎ１３，　　Ｎ１４，　　Ｎ１５は節点を
、Ａｌｌ，　　ＡＩ２，　　Ａ１３，　　Ａ１４はイン
バータ回路を、Ｑ１１，　　Ｑ１２はＮチャンネルＭＯ
Ｓ｝ランジスタを、Ｑ１３はＰチャンネルＭＯＳ｝ラン
ジスタをそれぞれ示している。

まず出力信号電位設定回路１００について説明する。読
み出し動作モードすなわち書き込み制御信号Ｗを低レベ
ルとして電源を投入する。書き込み制御信号Ｗは低レベ
ルであるからＭＯＳ｝ランジスタＱｌｌはオフであり、
節点Ｎｉｌは低レベル、節点Ｎ１２は高レベルとなる。

従ってＭＯＳ｝ランジスタＱ１２，　　Ｑ１３はともに
オンし、節点Ｎｌ３はクロック信号■１のレベルと等し
くなりＡ１３，　　Ａ１４のフリップフロップを介して
出力信号Ｐはクロック信号Ｉｔの逆相信号となる。電源
投入後、最初の書き込み動作で書き込み制御信号Ｗが高
レベルとなると、ＭＯＳ｝ランジスタＱｌｌがオンし、
節点Ｎｔｉは高レベル、節点Ｎ１２は低レベルとなるた
め、ＭＯＳ｝ランジスタＱ１２，　　Ｑ１３ともにオフ
し、クロック信号Ｉｆと節点Ｎ１３間が非導通状態とな
る。

インバータＡｌｌ，　　ＡＩ２はフリツブフロツブを構
成しているので、その後は書き込み制御信号Ｗのレベル
に関わらず節点Ｎｉｌは高レベル、節点Ｎ１２は低レベ
ルのままであり、ＭＯＳ｝ランジスタＱ　１２，Ｑ１３
はともにオフし、クロック信号ＩＩと節点Ｎｌ３間は非
導通状態のままである。

従って、インバータＡ１３，　　Ａ１４のフリツプフロ
ップにより節点Ｎｌ３は書き込み動作前のクロック信号
Ｉｔのレベルを保ち、Ｐはその位相信号のままとなる。

従ってクロック信号Ｉｔを低レベルとじて電源を投入す
ると出力信号Ｐは高レベルに、クロック信号ＩＩを高レ
ベルとして電源を投入すると、出力信号Ｐは低レベルに
設定される。

次に出力信号電位設定回路の出力信号Ｐの設定条件によ
りクロック信号の制御機能を切り換えることを可能とし
たクロック信号人カバッファ回路２００を説明する。

出力信号Ｐが高レベルの場合、すなわちクロック信号Ｉ
Ｉを低レベルとして電源を投入した場合には、節点Ｎ１
４はクロック信号Ｉ１によらず常に低レベルとなり内部
チップ選択信号Ｃ｝′はクロック信号Ｉ２の同相信号に
なる。一方、節点Ｎｌ５は出力信号Ｐの逆相で常に低レ
ベルであるから、内部出力端制御信号■゜は、内部チッ
プ選択信号て３一２が低レベルであればクロック信号Ｉ
ｆの同相信号になる。

従って、クロック信号ｌ２は負論理のチップ選択機能を
有し、クロック信号■１は負論理の出力端子制御機能を
有する。

一方、出力信号Ｐが低レベルの場合、すなわちクロック
信号Ｉ１を高レヘルとして電源を投入した場合には、節
点Ｎｌ４はクロック信号Ｉ１の逆相となるから、内部チ
ップ選択信号Ｃ１′はクロ・ンク信号ＩＩが高レベル、
かつクロック信号Ｉ２が低レベルの場合にのみ選択状態
である低レベルとなる。

従って、クロック信号Ｉ２は負論理の、Ｉ１は正論理の
チップ選択機能を持つことになる。

一方、節点Ｎｌ５は常に高レベルであるので、内部出力
端子制御信号’ｉｎ’は出力端子活性状態である低レベ
ルに保たれ、メモリ回路動作に影響を与えないよう設定
される。

以上の説明により本発明は、出力信号電位設定回路の出
力信号Ｐの設定条件、すなわち電源投入後最初の書き込
み動作までのクロック信号の電位により自動的に回路接
続が切り換わり、クロ・ンク信号の制御機能を変えるこ
とができ、使用用途ζこ合わせてその都度簡単にクロッ
ク信号の制御機能切り換えができる。

第２図は本発明の第２の実施例の出力信号電位設定回路
３００てある。第２図において、Ｗは書き込み制御信号
、Ｉｔはクロック信号、Ｐは出力信号電位設定回路の出
力信号、Ｎ２１〜Ｎ２７は節点、Ａ２１〜Ａ２５はイン
バータ回路、Ｆ２１．　　Ｆ２２は電気ヒューズをそれ
ぞれ示している。ヒューズＦ２１，Ｆ２２は大電流によ
り溶断する。Ｑ２４，　　Ｑ２５は大電流能力のあるＮ
チャンネルＭＯＳ｝ランジスタ、Ｒ２１−Ｒ２３は高抵
抗てある。Ｑ２１，　　Ｑ２２はＮチャンネルＭＯＳ｝
ランジスタ、Ｑ２３はＰチャンネルＭＯＳ｝ランジスタ
てある。クロック信号人カノゞッファ回路は第１図と同
一のものとする。

読み出し動作モード、すなわち書き込み制御信号Ｗを低
レベルとして電源を投入する。ＭＯＳ｝ランジスタＱ２
１はオフするため、節点Ｎ２２は高レベル、節点Ｎ２３
は低レベルとなり、ノア（ＮＯＲ）論理出力節点Ｎ２４
は低レベルとなり、ＭＯＳ｝ランジスタＱ２４はオフす
る。従って、節点Ｎ２５は高レベル、節点Ｎ２６は低レ
ベルとなり、ＭＯＳ｝ランジスタＱ２２，　　Ｑ２３が
ともにオンし、クロック信号■１のレベルが節点Ｎ２７
に伝わる。クロ・ンク信号１１が低レベルの場合、ＭＯ
Ｓ｝ランジスタＱ２５はオフだから、出力信号電位設定
回路出力信号Ｐは高レベルとなる。反対にクロック信号
ＩＩが高レベルの場合には、ＭＯＳ｝ランジスタＱ２５
がオンし、大電流が流れることにより電気ヒューズＦ２
２が溶断し、出力信号Ｐは低レベルとなる。

電源投入後の最初の書き込み動作で書き込み制御信号Ｗ
が低レベルから高レベルになると、ＭＯＳトランジスタ
Ｑ２１がオンし、節点Ｎ２２は高レベルから低レベルへ
遷移し、節点Ｎ２３はインバータ列Ａ２３〜Ａ２５のト
ランジスタサイズで決まる一定期間の遅延後低レベルか
ら高レベルへ遷移する。

従って節点Ｎ２２とＮ２３のノア論理出力節点Ｎ２４は
節点Ｎ２２が高レベルから低レベルへ遷移してから節点
Ｎ２３が低レベルから高レベルへ遷移するまでの期間の
み高レベルである上向きのワンショットパルスとなる。

節点Ｎ２４が高レベルの間ＭＯＳ｝ランジスタＱ２４が
オンし大電流が流れることにより、電気ヒューズＦ２１
が溶断ずる。節点２４は低レベル、Ｎ２６は高レベルと
なりＭＯＳ｝ランジスタＱ２２，　　Ｑ２３がオフし、
クロック信号Ｉｆと節点Ｎ２７の間は非導通状態となる
。インバータＡ２１とＡ２２はフリップフロツブを構成
しているので、第１実施例同様その後は書き込み制御信
号Ｗに関わらず節点Ｎ２４は低レベルに保たれ、Ｑ２４
はオフ状態のままであり、電気ヒューズＦ２１は切断さ
れているので高抵抗Ｒ２１により節点Ｎ２５は低レベル
，Ｎ２６は高レベルに保たれ、クロック信号Ｉｆと節点
Ｎ２７の間は非導通状態のままとなる。

一方、節点Ｎ２７は高抵抗Ｒ２２により低レベルになる
ため、ＭＯＳ｝ランジスタＱ２５はオフ状態となり、電
気ヒューズＦ２２が切断されていない場合、すなわち、
クロック信号Ｉｌを低レベルとして電源投入した場合に
は、出力信号Ｐは高レベルに、電気ヒューズＦ２２が切
断されている場合、すなわちクロック信号■１を高レベ
ルとして電源投入した場合には、出力信号Ｐは高抵抗Ｒ
２３により低レベルのままとなる。出力信号電位設定回
路３００の出力信号Ｐの設定レベルにより、第１実施例
と同様外部クロック信号の制御機能を切り換えることが
できるのは明かである。

さらに本実施例では拡散完了後ウェハ状態もしくは絹立
後の製品について最初に電源を投入したときに出力信号
Ｐの電位が設定され、さらに外部クロック信号の制御機
能が決定され、その後は電源をオフしても、再電源投入
時のクロック信号のレベルに関係なく最初に設定した外
部クロック信号の制御機能が保たれるので、電源投入の
度にクロック信号の制御機能に合わせて電源投入時のク
ロック信号のレベルを外部の回路等により設定する必要
がないという利点がある。

［発明の効果コ 以上説明したように本発明では、従来例に比へまず第１
に拡散工程内で回路構成を切り換える手段を取らないの
で、全ての拡散工程を各々一貫して１種類のマスクで製
造でき拡散工程が単純になるという効果を有する。第２
に電源投入時のクロック信号のレベル設定を変えるだけ
で別の制御機能を有するクロック信号を持つメモリ回路
に切り換えろことができるという効果を有する。例えば
、第１実施例の回路では用途に合わせて、その都度切り
換えることができるので１つのメモリ回路で２種類のメ
モリ回路に対する市場の要求を満たすことができ、第２
実施例の回路では製品試験時にクロック信号の制御機能
を切り換えることができ２種類のメモリ回路に作り分け
ることができるので市場の要求に合わせて生産量を自由
に調整できるという利点を有する。第３にメモリ回路開
発時点ても２種類のメモリ回路を電源投入時のクロック
信号のレベル設定を変えるだけで即座に評価でき開発日
数を短縮できるという効果を有する。

本発明は簡単な回路構成によりクロック信号の制御機能
を変えることができ上述の効果を持つことから実使用の
有益性は極めて高い。尚、本発明は前記実施例に限定さ
れるものではなく、本発明の主旨を満たす種々の範囲に
適用されることは言うまでもない。

【図面の簡単な説明】

第１図は本発明の第１実施例のクロック信号入力回路を
示す回路図、第２図は第２実施例の出力信号電位設定回
路を示す回路図、第３図（ａ）〜（ｃ）は従来例を示す
回路図である。 １１．１２・・・・クロック信号、 ｒＳ゛　・・・・・内部チップ選択信号、石工一′　・
・・・・内部出力端子制御信号、Ｗ・・・・・・・書き
込み制御信号、 Ｐ・・・・・・出力信号電位設定回路の出力信号、Ｂ３
１−Ｂ３３・・・・・・・・・スイッチ部、１００，３
００・・・・・出力信号電位設定回路、２００・・・・
・クロック信号入力ハッファ回路。 ＡＩｌ〜Ａ　１４． Ａ２１−Ａ２５’，　　Ａ３１・・・・・インバータ回
路、Ｑ２４，　　Ｑ２５・・・・・・大電流能力Ｎチャ
ンネルＭＯＳＦＥＴ、 Ｆ２１．　　Ｆ２２・・・・・　・電気ヒューズ、Ｒ２
１〜Ｒ２３・・・・・・高抵抗、

Claims (1)

【特許請求の範囲】
1. 　第１、第２の外部クロック信号を入力とし内部チップ
   選択信号と内部出力端子制御信号を出力とするクロック
   信号入力回路おいて、上記第１の外部クロック信号を入
   力とし電源投入時の該第１の外部クロック信号の電位に
   より出力信号を高レベルまたは低レベルに設定可能な出
   力信号電位設定回路を設け、上記第１の外部クロック信
   号と上記出力信号電位設定回路の出力信号とのノア論理
   出力を上記第２の外部クロック信号とオア論理をとりそ
   の出力を内部チップ選択信号とし、上記第１の外部クロ
   ック信号と上記内部チップ選択信号とのノア論理出力を
   上記出力信号電位設定回路の出力信号の逆相信号とノア
   論理をとり、その出力を該内部出力端子制御信号とする
   クロック信号入力バッファ回路とを備え、上記第２の外
   部クロック信号は負論理のチップ選択機能を有し、上記
   第１の外部クロック信号は上記出力信号電位設定回路の
   出力信号の設定条件により機能が切り換わり、該出力信
   号が高レベルの場合は負論理の出力端子制御機能を低レ
   ベルの場合は正論理のチップ選択機能を有することを特
   徴とするクロック信号入力回路。