JPH03291960A - 半導体装置積層用基板及び積層半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁基板の表裏に形成した配線端子パターン
を重ね合せて電気的に接続する半導体装重積層用基板、
及び複数の半導体装置が実装された積層用基板を積み重
ね、配線端子パターンとスルーホール配線を介して電気
的に接続した積層半導体装置に関し、特に、前記積層半
導体装置を形成する際に、前記半導体装置積層用基板上
の配線端子パターンの相対位置ズレを少くする技術に関
するものである。

〔従来の技術〕

従来、半導体素子の組立技術の一つとしてＴＡＢ　（Ｔ
ａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）方式が
ある。

このＴＡＢ方式の特徴は、デバイスホール内にフィンガ
状のリードを突出させることであり、このリードの先端
部に半導体チップをフェイスアップで位置合せしてボン
ディングする。

このＴＡＢ方式においては、多ビン化に伴い前記リード
の幅が狭くなってきており、その機械的強度が弱くなっ
ている。そのために、アウターリードが曲ったり、ある
いは反ったりするので、アウターリードを配線基板との
ボンディング作業に支障をきたすばかりでなく、そのボ
ンデングの信頼性をも低下することになる。

そこで、この対策として、特開平１−２１７９３３号公
報に記載されるように、アウターリードがテープの端縁
から突出しないように当該テープキャリアに枠部材を取
付けるかあるいは当該アウターリードを枠部材の裏面に
まで折曲げることが提案されている。

〔発明が解決しようとする課題〕

ところで１本発明者は、前記の特開平１−２１７９３３
号公報に記載される従来のＴＡＢ方式の半導体装置を積
み重ねて実装密度を向上させることを試みた。

つまり、絶縁基板の表裏に配線端子パターンを形成し、
配線端子パターンを重ね合せて電気的に接続し、複数層
に半導体装置を積み重ねて実装した。

この試作の際に、前記絶縁基板の表裏に配線端子パター
ンを形成し、該配線端子パターンを重ね合せる際、第７
図（ａ）に示すように機械の精度、レンズ収差等の不良
のため、配線基板の表面の配線端子パターンと裏面の配
線端子パターンとの位置ズレが生じて隣の配線とショー
トするという問題点を見出した。

本発明の目的は、絶縁基板の表裏に配線端子パターンを
形成し、該配線端子パターンを重ね合せる際、配線基板
の表面の配線端子パターンと裏面の配線端子パターンと
の位置ズレが生じて隣の配線とショートするのを防止す
ることができる技術を提供することにある。

本発明の他の目的は、配線基板の表裏面に設けられぐい
る配線端子パターンを重ね合せる際、配線基板の表面の
配線端子パターンと裏面の配線端子パターンとの位置ズ
レが生じない技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

（１）絶縁基板の表裏面に形成した配線端子パターンを
重ね合せて電気的に接続するための半導体装置積層用基
板であって、前記重ね合せる一対の半導体装置積層用基
板の同一面に同一配線端子パターンを相互に１８０度回
転させて形成した半導体装置積層用基板である。

（２）前記半導体装置積層用基板は、ガラスエポキシ樹
脂、セラミック等のホトリソグラフ技術が使用可能な！
Ｉ材料からなる。

（３）前記半導体装置積層用基板にスルーホール電線を
設け、該半導体装置積層用基板に半導体チップを実装し
、該半導体チップを実装した半導体装置積層用基板の１
個又は複数個を同一配線端子パターン同志を重ね合さる
ように積み重ね、前記配線端子パターン及びスルーホー
ル配線を介して各半導体装置積層用基板の配線端子間を
電気的に接続した積層半導体装置である。

（４）半導体装置を基板に実装し、その基板を積み重ね
て複数の半導体装置を実装する積層半導体装置の製造方
法において、積層数のガラスエポキシ樹脂、セラミック
等からなる絶縁基板の同一面に、ホトリソグラフ技術に
より同一配線端子パターンを相互に１８０度回転させて
形成し、それらを分割切断し、同一配線端子パターン同
志を重ね合せてそれらをスルーホール配線により電気的
に接続する積層半導体装置の製造方法である。

（５）半導体装置は、特にＴＡＢ方式を想定した。

〔作　　用〕

前述した手段（１）によれば、重ね合せる一対の同一配
線端子パターンを半導体装置積層用基板の同一面に相互
に逆転させて形成したことにより。

これらの半導体装置積層用基板の一方を１８０度回転さ
せて重ね合せるので、両者の配線端子パターンは位置ズ
レなく重ね合わすことができる。

手段（２）によれば、前記半導体装置積層用基板は、ガ
ラスエポキシ樹脂、セラミック等のホトリソグラフ技術
が使用可能な絶縁材料からなるので、半導体装置積層用
基板間の１１１！縁性が保持される。

手段（３）によれば、半導体装置を実装した複数の積層
用基板を積み重ねるので、半導体装置の実装密度を向上
することができる。

手段（４）によれば、積層数のガラスエポキシ樹脂、セ
ラミック等からなる絶縁基板の同一面に、ホトリソグラ
フ技術により同一配線端子パターンを相互に１８０度回
転させて形成し、それらを分割切断し、同一配線端子パ
ターン同志を重ね合せてそれらをスルーホール配線によ
り電気的に接続するので、積層半導体装置を容易に製造
することができる。

〔発明の実施例〕

以下５本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全回において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。

第１図は、本発明の一実施例の半導体装置積層用基板を
複数個積み重ねたメモリモジュールの全体構成を示す斜
視図、 第２図は、第１図に示す一個の積層ＴＡＢの拡大図、 第３図は、第２図のＡ−Ａ線で切った断面図、第４図は
、第２図に示す配線端子パターン部の拡大図である。

本実施例のメモリモジュールは、第１図に示すように、
積層Ｔ　Ａ　Ｂ　１００を実装ベース基板２００に複数
個重ねて実装したものである。図中、ＢＰは外部端子で
ある。前記実装ベース基板２００は、縦２４ｍｍ、横８
９開の大さのものである。

そして、第２図及び第３図に示すように、積層Ｔ　Ａ　
Ｂ　１００の一つのＴＡＢｌのリード７は、半導体チッ
プ６の回路形成面に設けられている金バンプ３とインナ
ーリード７Ａとがボンディングされ、そこからアウター
リード７Ｂへのびている。また、前記半導体チップ６の
主面及び両側面はレジン等の樹脂５で封止されている。

前記リード７のアウターリード７Ｂは、ガラスエポキシ
樹脂からなる枠部材８の配線端子パターン９に接続され
ている。

このようにしてＴＡＢｌを４層（■、■、■、■）重ね
て積層Ｔ　Ａ　Ｂ　１００を構成したものである。前記
リード７は、ボンディングされる前から絶縁ベースフィ
ルム４によって支持されている。

また、前記積層Ｔ　Ａ　Ｂ　１００の各ＴＡＢ１の選択
は、第４Ａ図、第４Ｂ図、第４Ｃ図及び第４Ｄ図に示す
ように、各ＴＡＢ１のチップセレクトピン２によってな
される。チップセレクトピン２は、下から一番目のＴＡ
Ｂｌのチップを選択するチップセレクトピンＲＡＳＯ１
下から二番目のＴＡＢｌのチップを選択するチップセレ
クトピンＲＡＳ１、下から三番目のＴＡＢｌのチップを
選択するチップセレクトピンＲＡＳ２、下から四番目の
ＴＡＢＩのチップを選択するチップセレクトピンＲＡＳ
３からなっている。

前記チップセレクトピンＲＡＳＯは、下から一番目のＴ
ＡＢｌの配線端子パターン９Ａにスルーホール配線ｌＯ
により電気的に接続されている。

チップセレクトピンＲＡＳＩは、下から二番目のＴＡＢ
ｌの配線端子パターン９Ｂにスルーホール配線１０によ
り電気的に接続されている。

チップセレクトピンＲＡＳ２は、下から三番目のＴＡＢ
ｌの配線端子パターン９Ｃにスルーホール配線１０によ
り電気的に接続されている。

チップセレクトビンＲＡＳ８は、下から四番目のＴＡＢ
ｌの配線端子パターン９Ｄにスルーホール配線１０によ
り電気的に接続されている。

次に、前記ガラスエポキシ樹脂からなる枠部材８に設け
られる配線端子パターン９について説明する。

第５図は、本実施例の配線端子パターン９の構成及びそ
の形成方法を説明するための説明図であり、左側の（ａ
）図は従来の配線端子パターン設計図、右側（ｂ）＠は
本実施例の配線端子パターン設計図、（ｃ）図は一偶の
配線端子パターンである。

前記配線端子パターン９の形成は、第５図の−（ｂ）図
に示すように、４個のガラスエポキシ樹脂、セラミック
等からなる＃ｉ＃基板２０上の各枠部材８の同一面（表
面又は裏面）に、ホトリソグラフ技術により同一の配線
端子パターン９を相互に１８０度回転させて形成する。

すなわち、（Ｑ）図に示すように、同一の配線端子パタ
ーン９のそのままの状態と、それを１８０度回紙回転た
配線端子パターン９とを交互に各枠部材８の同一面（表
面又は裏面）に形成する。

そして、それらを分割切断し、各枠部材８の同一面（表
面又は裏面）に形成された同一配線端子パターン９同志
を重ね合せてスルーホール配＄１１０により電気的に接
続する。

前記枠部材８の表面及び裏面上の配線端子パターン９及
びスルーホール配線１０の製造方法は、まず、第６Ａ図
に示すように、５００μｍ程度の厚さのガラスエポキシ
樹脂基板８Ａの表裏両面に工、８μｍ程度の厚さの鋼（
Ｃｕ）箔８Ｂを張り付け、第６Ｂ図に示すように、ドリ
ルによるＮＣ加工でスルーホール８Ｃを形成する１次に
、第６Ｃ図に示すように、無電解鋼（Ｃｕ）メツキの下
地を形成し、その上に３０μｍ程度の厚さの電解銅（Ｃ
Ｕ）メツキ膜８Ｄを形成する。次に、第６Ｄ図に示すよ
うに、ホトリソグラフ技術によりスルーホール８Ｃを含
む配線端子パターンを形成し、その上に１０から３０μ
ｍ程度の厚さのはんだメツキ膜８Ｅを形成して完了する
。

以上説明かられかるように、本実施例によれば、各枠部
材（半導体装置積層用基板）８の同一面（表面又は裏面
）に形成された同一配線端子パターン９同志を重ね合せ
ることにより、重ね合せる配線端子パターン９の位置ズ
レが生じないので、配線端子パターンを重ね合せる際、
各枠部材８の表面の配線端子パターンと裏面の配線端子
パターン９との位置ズレが生じて隣の配線とショートす
るのを防止することができる。

例えば、機械の精度、レンズの収差等による不良のため
、配線端子パターン９の露光位置が所定位置からずれた
場合、第７図（ａ）に示すように、枠部材８１の表面（
上面）の配線端子パターン９と枠部材８２の裏面（下面
）の配線端子パターン９とを重ね合せたとき、枠部材８
！の表面（上面〉の配線端子パターン９と枠部材８２の
裏面（下面）の配線端子パターン９がずれて、隣りの配
線端子パターン９とショートを起してしまうが、本実施
例によれば、第７図（ｂ）に示すように、枠部材８１の
表面（上面）の配線端子パターン９と枠部材８２の裏面
（下面）の配線端子パターン９がずれることがない。

したがって、機械の精度、レンズの収差等による不良の
ため、配線端子パターン９の露光位置が所定位置からず
れた場合においても、隣りの配線端子パターン９とショ
ートを起すことがない。

また、本実施例によれば、前記枠部材（半導体装置積層
用基板）′８は、ガラスエポキシ樹脂、セラミック等の
ホトリソグラフ技術が使用可能な絶縁材料からなるので
、枠部材（半導体装置積層用基板）８間の絶縁性が保持
される。

また、半導体チップ実装の枠部材（半導体装置積層用基
板）８を複数個積み重ねるので、半導体チップの実装密
度を向上することができる。

また、複数のガラスエポキシ樹脂、セラミック等からな
る枠部材（半導体装置積層用基板）８の同一面に、重ね
合せる同一の配線端子パターン９を交互に１８０度回転
させてホトリソグラフ技術により形成し、それらを分割
切断し、同一の配線端子パターン９同志を重ね合せてス
ルーホール配線１０により電気的に接続するので、積層
ＴＡＢからなるメモリモジュールを容易に製造すること
ができる。

前記実施例では、積層ＴＡＢからなるメモリモジュール
の例で本発明を説明したが、本発明は、他のパッケージ
方式の半導体装置の実装にも適用できることは、説明す
るまでもなく明らかであろう。

以上１本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る （１）重ね合せる配線端子パターンの位置ズレが生じな
いので、配線端子パターンを重ね合せる際、配線基板の
表面の配線端子パターンと裏面の配線端子パターンとの
位置ズレが生じて隣の配線とショートするのを防止する
ことができる。

（２）半導体装置積層用基板は、ガラスエポキシ樹脂、
セラミック等のホトリソグラフ技術が使用可能な絶縁材
料からなるので、半導体装置積層用基板間の絶縁性が保
持される。

（３）半導体装置を実装した積層用基板を複数個積み重
ねるので、半導体装置の実装密度を向上することができ
る。

（４）複数の絶縁基板の同一面に、重ね合せる同一の配
線端子パターンを交互に１８０度回転させてホトリソグ
ラフ技術により形成し、それらを分割切断し、同一の配
線端子パターン同志を重ねてスルーホール配線により電
気的に接続するので、積層半導体装置を容易に製造する
ことができる。

【図面の簡単な説明】

第１図は、本発明の一実施例の半導体装置積層用基板を
複数個積み重ね合せたメモリモジュールの全体構成を示
す斜視図、 第２図は、第１図に示す一個の積層ＴＡＢの拡大図、 第３図は、第２図のＡ−Ａ線で切った断面図、第４Ａ図
、第４Ｂ図、第４ｃ図及び第４Ｄ図は、第２図に示す配
線端子パターン部の拡大図、第５図は１本実施例の配線
端子パターンの構成及びその形成方法を説明するための
説明図、第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図は、
本実施例の配線端子パターン及びスルーホール配線の製
造方法を説明するための図。 第７図は、本実施例の作用効果を説明するための説明図
である。 図中、１・・・ＴＡＢ、２・・・チップセレクトピン、
３・・・金ハンプ、４・・・絶縁ベースフィルム、６・
・・封止用、樹脂、６・・・半導体チップ、７・・・リ
ード、７Ａ・・・インナーリード、７Ｂ・・・アウター
リード、８・・・枠部材、９・・・配線端子パターン、
１０・・・スルーホール配線、２０・・・基板、１００
・・・積層ＴＡＢ、２０’０・・・実装ベース基板。 第４Ａ図 第４Ｂ図 第４Ｃ図 第４Ｄ図 第６Ａ図

Claims (1)

1. 【特許請求の範囲】 １、絶縁基板の表裏面に形成した配線端子パターンを重
   ね合せて電気的に接続するための半導体装置積層用基板
   であって、前記重ね合せる一対の半導体装置積層用基板
   の同一面に同一配線端子パターンを相互に１８０度回転
   させて形成したことを特徴とする半導体装置積層用基板
   。 ２、前記請求項１に記載の半導体装置積層用基板は、ガ
   ラスエポキシ樹脂、セラミック等のホトリソグラフ技術
   が使用可能な絶縁材料からなることを特徴とする半導体
   装置積層用基板。 ３、前記請求項１に記載の半導体装置積層用基板にスル
   ーホール配線を設け、該半導体装置積層用基板に半導体
   チップを実装し、該半導体チップを実装した半導体装置
   積層用基板の１個又は複数個を同一配線端子パターン同
   志を重ね合さるように積み重ね、前記配線端子パターン
   及びスルーホール配線を介して各半導体装置積層用基板
   の配線端子間を電気的に接続したことを特徴とする積層
   半導体装置。 ４、半導体装置を基板に実装し、その基板を積み重ねて
   複数の半導体装置を実装する積層半導体装置の製造方法
   において、積層数のガラスエポキシ樹脂、セラミック等
   からなる絶縁基板の同一面に、ホトリソグラフ技術によ
   り同一配線端子パターンを相互に１８０度回転させて形
   成し、それらを分割切断し、同一配線端子パターン同志
   を重ね合せてそれらをスルーホール配線により電気的に
   接続することを特徴とする積層半導体装置の製造方法。 ５、請求項３又は４に記載の半導体装置は、本方式に適
   用できるすべてのパッケージであり、これを用いた積層
   半導体装置又はその製造方法。