JPH04280667A - 高集積半導体装置 - Google Patents
高集積半導体装置Info
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- JPH04280667A JPH04280667A JP3043891A JP4389191A JPH04280667A JP H04280667 A JPH04280667 A JP H04280667A JP 3043891 A JP3043891 A JP 3043891A JP 4389191 A JP4389191 A JP 4389191A JP H04280667 A JPH04280667 A JP H04280667A
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- chip
- solder
- semiconductor device
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- H05K1/144—Stacked arrangements of planar printed circuit boards
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
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- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
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Landscapes
- Dram (AREA)
- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリカード、メモリ
モジュール、ハイブリッドＩＣ、ＶＴＲ、テレビカメラ
等に用いられる複数の半導体チップで構成される高集積
半導体装置に関し、特に、半導体チップを搭載した複数
の配線基板をほぼ平行に重ね合せて積層構造体に組み立
て、それらを電気的に接続する技術に関するものである
。
モジュール、ハイブリッドＩＣ、ＶＴＲ、テレビカメラ
等に用いられる複数の半導体チップで構成される高集積
半導体装置に関し、特に、半導体チップを搭載した複数
の配線基板をほぼ平行に重ね合せて積層構造体に組み立
て、それらを電気的に接続する技術に関するものである
。
【０００２】
【従来の技術】従来の積層構造による三次元的回路構成
を成しているデバイスは、日経マイクロデバイス（’８
９，１１月号，Ｐ１５，日経ＢＰ社発行）に記載される
ように、ＴＡＢ（Ｔａｐｅ ＡｏｕｔｍａｔｅｄＢｏｎ
ｄｉｎｇ ）のアウターリードをもって、隣り合うリー
ド同士を電気的に接続するものである。
を成しているデバイスは、日経マイクロデバイス（’８
９，１１月号，Ｐ１５，日経ＢＰ社発行）に記載される
ように、ＴＡＢ（Ｔａｐｅ ＡｏｕｔｍａｔｅｄＢｏｎ
ｄｉｎｇ ）のアウターリードをもって、隣り合うリー
ド同士を電気的に接続するものである。
【０００３】メモリチップを積層する場合を例にとると
、ＴＡＢのアウターリードを垂直方向に折り曲げ、これ
を必要なチップ数だけ積み上げた後、重なり合ったアウ
ターリード同士を半田材等により電気的接続を行う。 しかる後、接続されたアウターリードを水平方向に曲げ
、ガルウィング状に成形する。
、ＴＡＢのアウターリードを垂直方向に折り曲げ、これ
を必要なチップ数だけ積み上げた後、重なり合ったアウ
ターリード同士を半田材等により電気的接続を行う。 しかる後、接続されたアウターリードを水平方向に曲げ
、ガルウィング状に成形する。
【０００４】また、メモリチップのチップセレクト端子
は各チップ毎に電気的に独立させておくことが必要であ
るために、ＴＡＢを積層以前に不必要なアウターリード
部分を切り落しておくか、あるいはアウターリードを半
田等による接続を行った後に切り離しておく必要がある
。
は各チップ毎に電気的に独立させておくことが必要であ
るために、ＴＡＢを積層以前に不必要なアウターリード
部分を切り落しておくか、あるいはアウターリードを半
田等による接続を行った後に切り離しておく必要がある
。
【０００５】また、刊行物「混成集積回路（１９６８年
６月工業調査会発行）」に記載されているように、ベア
チップの電極端子と配線基板側の電極端子の間に金属性
のボールを介在させ、半田材等によってベアチップの電
極と基板側の電極端子を電気的に接続するフリップチッ
プ実装がある。
６月工業調査会発行）」に記載されているように、ベア
チップの電極端子と配線基板側の電極端子の間に金属性
のボールを介在させ、半田材等によってベアチップの電
極と基板側の電極端子を電気的に接続するフリップチッ
プ実装がある。
【０００６】また、プリント板に電子部品を組み立てた
ものを三次元的に実装する場合には、複数のプリント板
同士を所定の間隔（５ｍｍ〜１ｃｍ）でほぼ平行に重ね
て配置し、各プリント板にリード線を貫通させてリード
線と各プリント板とを半田付けし、電気的機械的接続を
行っている。
ものを三次元的に実装する場合には、複数のプリント板
同士を所定の間隔（５ｍｍ〜１ｃｍ）でほぼ平行に重ね
て配置し、各プリント板にリード線を貫通させてリード
線と各プリント板とを半田付けし、電気的機械的接続を
行っている。
【０００７】
【発明が解決しようとする課題】前記従来技術では、フ
リップチップ実装の場合、チップに裏面と表面につなが
った電極を付けることができないために積層構造をとる
ことができず、表裏の導通をとるためには何らかの中継
点を付ける必要があった。このために考案されたのが積
層ＴＡＢであり、ＴＡＢのアウターリードがこの中継点
に相当する。
リップチップ実装の場合、チップに裏面と表面につなが
った電極を付けることができないために積層構造をとる
ことができず、表裏の導通をとるためには何らかの中継
点を付ける必要があった。このために考案されたのが積
層ＴＡＢであり、ＴＡＢのアウターリードがこの中継点
に相当する。
【０００８】しかしながら、積層ＴＡＢでは、上下のＴ
ＡＢの間にはチップの厚さに相当するギャップがあり、
このギャップを埋めるためにアウターリードを折り曲げ
成形する必要があり、その際に、アウターリードは非常
に薄く、成形精度が出しづらい、強度も弱という欠点が
ある。そのために、マザーボードに組み付ける際に接続
部がはずれやすいという問題があった。
ＡＢの間にはチップの厚さに相当するギャップがあり、
このギャップを埋めるためにアウターリードを折り曲げ
成形する必要があり、その際に、アウターリードは非常
に薄く、成形精度が出しづらい、強度も弱という欠点が
ある。そのために、マザーボードに組み付ける際に接続
部がはずれやすいという問題があった。
【０００９】また、アウターリードの取り出しがチップ
周囲に限られているために接続ピン数に制限があり、電
気的に接続不要なピンがあった場合、アウターリードを
切断しなければならないという問題があった。
周囲に限られているために接続ピン数に制限があり、電
気的に接続不要なピンがあった場合、アウターリードを
切断しなければならないという問題があった。
【００１０】また、前記従来のプリント板に電子部品を
組み立てたものを三次元的に実装する場合では、プリン
ト板上に実装される部品がより薄型化し、積層化したプ
リント板積層体の厚さも薄くして小型化してきており、
かつプリント板（材質：ガラスエポキシ、フェノール等
）と半田のなじみが悪い（半田の表面張力による）ため
、半田が狭い隙間に入りづらくなるという問題があった
。
組み立てたものを三次元的に実装する場合では、プリン
ト板上に実装される部品がより薄型化し、積層化したプ
リント板積層体の厚さも薄くして小型化してきており、
かつプリント板（材質：ガラスエポキシ、フェノール等
）と半田のなじみが悪い（半田の表面張力による）ため
、半田が狭い隙間に入りづらくなるという問題があった
。
【００１１】本発明は、前記問題点を解決するためにな
されたものであり、その課題は、半導体チップの数を増
しても平面的には大きくならない高集積半導体装置が得
られる技術を提供することにある。
されたものであり、その課題は、半導体チップの数を増
しても平面的には大きくならない高集積半導体装置が得
られる技術を提供することにある。
【００１２】本発明の他の課題は、半導体チップを搭載
した複数の配線基板が重ね合せられた積層構造の半導体
装置において、配線基板同士間の電気的接続の信頼性を
向上することが可能な技術を提供することにある。
した複数の配線基板が重ね合せられた積層構造の半導体
装置において、配線基板同士間の電気的接続の信頼性を
向上することが可能な技術を提供することにある。
【００１３】本発明の他の課題は、アウターリードを折
り曲げ又は切断することなく、安価な部品で配線基板同
士間を電気的に接続することが可能な技術を提供するこ
とにある。
り曲げ又は切断することなく、安価な部品で配線基板同
士間を電気的に接続することが可能な技術を提供するこ
とにある。
【００１４】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１６】（１）半導体チップを搭載した複数の配線
基板がほぼ平行に所定の間隔で配置され、これらが各配
線基板を貫通する少なくとも一本のリード線で積層構造
体に組み立てられ、前記リード線と前記各配線基板上の
電極端子とを半田付けして電気的に接続した高集積半導
体装置である。
基板がほぼ平行に所定の間隔で配置され、これらが各配
線基板を貫通する少なくとも一本のリード線で積層構造
体に組み立てられ、前記リード線と前記各配線基板上の
電極端子とを半田付けして電気的に接続した高集積半導
体装置である。
【００１７】（２）前記各配線基板の端面から半田が侵
入し得る距離より端面側に、配線基板上に設けられてい
る電極端子に接続される半田誘導線を配置したものであ
る。
入し得る距離より端面側に、配線基板上に設けられてい
る電極端子に接続される半田誘導線を配置したものであ
る。
【００１８】（３）前記各配線基板の対向面側の端部に
テーパを設けたものである。
テーパを設けたものである。
【００１９】
【作用】前述の手段によれば、以下の作用効果を奏する
。
。
【００２０】ここでは、ベアチップを搭載した配線基板
を拡大された新たなチップと見なす。スルーホールによ
り配線基板には表と裏に同一電位の端子が設けられてお
り、この基板上にベアチップをボンディングしたことに
よって、ベアチップだけでは表側にしか電極端子がなか
ったものが、チップの両面に電極端子が形成されたのと
同じ状態になる。これにより積層した基板同士の電極が
向き合う形となるため、半田付け等の接続手段により向
き合った端子同士を接続することができるようになる。
を拡大された新たなチップと見なす。スルーホールによ
り配線基板には表と裏に同一電位の端子が設けられてお
り、この基板上にベアチップをボンディングしたことに
よって、ベアチップだけでは表側にしか電極端子がなか
ったものが、チップの両面に電極端子が形成されたのと
同じ状態になる。これにより積層した基板同士の電極が
向き合う形となるため、半田付け等の接続手段により向
き合った端子同士を接続することができるようになる。
【００２１】しかし、配線基板の表面から上にチップ，
ワイヤー及びこれらを保護するための物質による出っ張
りがあり、積層した時に配線基板と配線基板の間には隙
間がある。この隙間を埋めるために導電性の物質を介在
させる必要がある。本発明では導電性の物質としてリー
ド線を適用し、このリード線を前記配線基板のスルーホ
ールに貫通し、リード線と各配線基板とを半田で電気的
機械的に接続する。
ワイヤー及びこれらを保護するための物質による出っ張
りがあり、積層した時に配線基板と配線基板の間には隙
間がある。この隙間を埋めるために導電性の物質を介在
させる必要がある。本発明では導電性の物質としてリー
ド線を適用し、このリード線を前記配線基板のスルーホ
ールに貫通し、リード線と各配線基板とを半田で電気的
機械的に接続する。
【００２２】また、導電性物体の位置合せがまずく、ず
れた場合には導通不良やショート不良となるため、本発
明では位置ずれが起きにくくするためにリード線を前記
スルーホールに貫通している。
れた場合には導通不良やショート不良となるため、本発
明では位置ずれが起きにくくするためにリード線を前記
スルーホールに貫通している。
【００２３】また、前記各配線基板の端面から半田が侵
入し得る距離より端面側に、配線基板上に設けられてい
る電極端子に接続される半田誘導線を配置したので、リ
ード線と配線基板上の配線端子との半田付けを容易に行
うことができる。
入し得る距離より端面側に、配線基板上に設けられてい
る電極端子に接続される半田誘導線を配置したので、リ
ード線と配線基板上の配線端子との半田付けを容易に行
うことができる。
【００２４】また、前記各配線基板の間対向面側の端部
にテーパを設けていることにより、半田の表面張力が小
さくなるので、半田のなじみが良くなり、半田が各配線
基板間の隙間に入り易くなる。
にテーパを設けていることにより、半田の表面張力が小
さくなるので、半田のなじみが良くなり、半田が各配線
基板間の隙間に入り易くなる。
【００２５】このようにすることにより、複数の配線基
板の積層構造体における各配線基板同士とリード線とが
半田により固着されるので、位置ズレが発生せず、かつ
電気的接続が良好で機械的衝撃にも強い構造となる。
板の積層構造体における各配線基板同士とリード線とが
半田により固着されるので、位置ズレが発生せず、かつ
電気的接続が良好で機械的衝撃にも強い構造となる。
【００２６】
【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。
的に説明する。
【００２７】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２８】［実施例１］図１は、本発明をＳＲＡＭメ
モリチップを搭載した配線基板に適用した一実施例の高
集積半導体装置の全体概略構成を示す断面図、図２は、
図１のＳＲＡＭメモリチップを搭載した配線基板の一個
の概略構成を示す断面図、図３は、図１に示す（イ）−
（イ）線で切った断面図である。
モリチップを搭載した配線基板に適用した一実施例の高
集積半導体装置の全体概略構成を示す断面図、図２は、
図１のＳＲＡＭメモリチップを搭載した配線基板の一個
の概略構成を示す断面図、図３は、図１に示す（イ）−
（イ）線で切った断面図である。
【００２９】図１図，図２及び図３に示すように、本実
施例の半導体装置１００Ａ，１００Ｂ，１００Ｃ，１０
０Ｄは、それぞれ２５６ｋｂｉｔＳＲＡＭメモリチップ
（以下、単にチップという）１が配線基板（以下、単に
基板という）２上に接着剤等を介して搭載されている。
施例の半導体装置１００Ａ，１００Ｂ，１００Ｃ，１０
０Ｄは、それぞれ２５６ｋｂｉｔＳＲＡＭメモリチップ
（以下、単にチップという）１が配線基板（以下、単に
基板という）２上に接着剤等を介して搭載されている。
【００３０】前記基板２は、その上面（表面）に配線パ
ターン３が設けられ、かつスルーホール配線４により基
板２の表面と裏面が電気的に接続されているリジッドな
配線基板となっている。例えば、スルーホール配線４に
よって表裏両面が電気的に接続されたプリント基板であ
り、各スルーホール配線４は基板２の配線パターン３及
びボンディングワイヤー５により、チップ１上の端子と
電気的に接続されている。
ターン３が設けられ、かつスルーホール配線４により基
板２の表面と裏面が電気的に接続されているリジッドな
配線基板となっている。例えば、スルーホール配線４に
よって表裏両面が電気的に接続されたプリント基板であ
り、各スルーホール配線４は基板２の配線パターン３及
びボンディングワイヤー５により、チップ１上の端子と
電気的に接続されている。
【００３１】そして、前記スルーホール配線４の周辺の
表面と裏面には半田付可能なランド４Ａが形成されてい
る。このランド４Ａには、図５の（ａ）に示すように、
半田８が前記基板２の端面から侵入し易くするために、
配線と同材料の半田誘導線４Ｂが前記基板２の端面の近
かくからランド４Ａまで配置されている。このようにす
ることにより、半田８が基板２の端面から侵入し易い位
置から半田誘導線４Ｂによりランド４まで誘導されるの
で、基板２間が狭くてもリード線７とランド４Ａとを確
実に半田付けすることができる。
表面と裏面には半田付可能なランド４Ａが形成されてい
る。このランド４Ａには、図５の（ａ）に示すように、
半田８が前記基板２の端面から侵入し易くするために、
配線と同材料の半田誘導線４Ｂが前記基板２の端面の近
かくからランド４Ａまで配置されている。このようにす
ることにより、半田８が基板２の端面から侵入し易い位
置から半田誘導線４Ｂによりランド４まで誘導されるの
で、基板２間が狭くてもリード線７とランド４Ａとを確
実に半田付けすることができる。
【００３２】なお、前記配線パターン３，スルーホール
配線４，ランド４Ａ及び半田誘導線４Ｂは、基板２に個
々に形成してもよいし、一体に形成してもよい。また、
配線パターン３，スルーホール配線４及びランド４Ａは
、それぞれ電気的に接続されている。また、半田誘導線
４Ｂは、ランド４Ａと電気的に接続されていなくてもよ
く、半田８がランド４Ａに誘導される機能さえもってい
ればよい。
配線４，ランド４Ａ及び半田誘導線４Ｂは、基板２に個
々に形成してもよいし、一体に形成してもよい。また、
配線パターン３，スルーホール配線４及びランド４Ａは
、それぞれ電気的に接続されている。また、半田誘導線
４Ｂは、ランド４Ａと電気的に接続されていなくてもよ
く、半田８がランド４Ａに誘導される機能さえもってい
ればよい。
【００３３】また、図５の（ｂ）に示すように、前記基
板２上に設けられている配線パターン３に接続されてい
るランド４Ａの端部は、基板２を半田槽に浸け込んで半
田付けを行う際に、前記各基板２の対向面側の端部に、
半田８の表面張力が小さくなるようにテーパ（斜めの切
り欠き）２Ａを設けてもよい。このようにすることによ
り、半田８の表面張力が小さくなるので、基板２間が狭
くなっても半田のなじみが良くなり、基板２の端面から
半田が配線パターン３の端部までの隙間に入り易くなる
。
板２上に設けられている配線パターン３に接続されてい
るランド４Ａの端部は、基板２を半田槽に浸け込んで半
田付けを行う際に、前記各基板２の対向面側の端部に、
半田８の表面張力が小さくなるようにテーパ（斜めの切
り欠き）２Ａを設けてもよい。このようにすることによ
り、半田８の表面張力が小さくなるので、基板２間が狭
くなっても半田のなじみが良くなり、基板２の端面から
半田が配線パターン３の端部までの隙間に入り易くなる
。
【００３４】そして、前記チップ１及びボンディングワ
イヤー５を保護するために、レジン等の封止用樹脂６の
トランスファモールドにより封止されている。また、マ
ザーボード１０には、前記各半導体装置端部に形成され
ているスルーホール配線４と同位置に設けられたスルー
ホール配線１１が設けられている。
イヤー５を保護するために、レジン等の封止用樹脂６の
トランスファモールドにより封止されている。また、マ
ザーボード１０には、前記各半導体装置端部に形成され
ているスルーホール配線４と同位置に設けられたスルー
ホール配線１１が設けられている。
【００３５】本実施例の高集積半導体装置１００は、前
記チップ１が搭載されている基板２の複数枚、すなわち
、半導体装置１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ
が、図３に示すように、前記リード線７を延長させたリ
ード線延長部７Ａは、マザーボード１０に設けられてい
るスルーホール配線１１の貫通穴に挿入される。このリ
ード線延長部７Ａとスルーホール配線１１の周辺の表面
と裏面に設けられているランド１１Ａとが半田８で電気
的機械的に接続される。従って、チップ１のアドレス端
子、データ端子、電源端子は共通に接続される。
記チップ１が搭載されている基板２の複数枚、すなわち
、半導体装置１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ
が、図３に示すように、前記リード線７を延長させたリ
ード線延長部７Ａは、マザーボード１０に設けられてい
るスルーホール配線１１の貫通穴に挿入される。このリ
ード線延長部７Ａとスルーホール配線１１の周辺の表面
と裏面に設けられているランド１１Ａとが半田８で電気
的機械的に接続される。従って、チップ１のアドレス端
子、データ端子、電源端子は共通に接続される。
【００３６】また、各半導体装置１００Ａ，１００Ｂ，
１００Ｃ，１００Ｄの各チップ１を選択するためのチッ
プセレクト端子はそれぞれ独立に接続してある。
１００Ｃ，１００Ｄの各チップ１を選択するためのチッ
プセレクト端子はそれぞれ独立に接続してある。
【００３７】次に、チップ１Ａ，１Ｂ，１Ｃ，１Ｄを選
択する手段について説明する。
択する手段について説明する。
【００３８】図６図，図７，図８は、チップセレクト端
子部の構成を説明するための説明図であり、図６は断面
説明図、図７及び図８は各基板２の配線パターン３が全
て異なる場合の例を示す説明図である。
子部の構成を説明するための説明図であり、図６は断面
説明図、図７及び図８は各基板２の配線パターン３が全
て異なる場合の例を示す説明図である。
【００３９】例えば、各半導体装置１００Ａ，１００Ｂ
，１００Ｃ，１００Ｄの各チップをそれぞれ１Ａ，１Ｂ
，１Ｃ，１Ｄとすると、それらの選択は、図６，図７及
び図８に示すように、それぞれチップセレクト端子ＣＳ
１，ＣＳ２，ＣＳ３，ＣＳ４によってなされる。
，１００Ｃ，１００Ｄの各チップをそれぞれ１Ａ，１Ｂ
，１Ｃ，１Ｄとすると、それらの選択は、図６，図７及
び図８に示すように、それぞれチップセレクト端子ＣＳ
１，ＣＳ２，ＣＳ３，ＣＳ４によってなされる。
【００４０】図６において、上から一番目のチップ１Ａ
はチップセレクト端子ＣＳ１により選択される。同様に
、上から二番目のチップ１Ｂはチップセレクト端子ＣＳ
２で、上から三番目のチップ１Ｃはチップセレクト端子
ＣＳ３で、上から四番目のチップ１Ｄはチップセレクト
端子ＣＳ４でそれぞれ選択される。
はチップセレクト端子ＣＳ１により選択される。同様に
、上から二番目のチップ１Ｂはチップセレクト端子ＣＳ
２で、上から三番目のチップ１Ｃはチップセレクト端子
ＣＳ３で、上から四番目のチップ１Ｄはチップセレクト
端子ＣＳ４でそれぞれ選択される。
【００４１】前記チップセレクト端子ＣＳ１は、図７に
示すように、上から一番目のチップ１Ａのチップセレク
ト配線パターン９Ａにスルーホール配線４により電気的
に接続され、チップセレクト配線パターン９Ａはボンデ
ィングワイヤー５によりチップ１Ａに電気的に接続され
ている。
示すように、上から一番目のチップ１Ａのチップセレク
ト配線パターン９Ａにスルーホール配線４により電気的
に接続され、チップセレクト配線パターン９Ａはボンデ
ィングワイヤー５によりチップ１Ａに電気的に接続され
ている。
【００４２】同様に、チップセレクト端子ＣＳ２は、上
から二番目のチップ１Ｂの配線端子パターン９Ｂ（図示
していない）にスルーホール配線４により電気的に接続
され、チップセレクト配線パターン９Ｂはボンディング
ワイヤー５によりチップ１Ｂに電気的に接続されている
。
から二番目のチップ１Ｂの配線端子パターン９Ｂ（図示
していない）にスルーホール配線４により電気的に接続
され、チップセレクト配線パターン９Ｂはボンディング
ワイヤー５によりチップ１Ｂに電気的に接続されている
。
【００４３】チップセレクト端子ＣＳ３は、上から三番
目のチップ１Ｃのチップセレクト配線パターン９Ｃ（図
示していない）にスルーホール配線４により電気的に接
続され、チップセレクト配線パターン９Ｃはボンディン
グワイヤー５によりチップ１Ｃに電気的に接続されてい
る。
目のチップ１Ｃのチップセレクト配線パターン９Ｃ（図
示していない）にスルーホール配線４により電気的に接
続され、チップセレクト配線パターン９Ｃはボンディン
グワイヤー５によりチップ１Ｃに電気的に接続されてい
る。
【００４４】チップセレクト端子ＣＳ４は、図８に示す
ように、上から四番目のチップ１Ｄの配線端子パターン
９Ｄにスルーホール配線４により電気的に接続され、チ
ップセレクト配線パターン９Ｄはボンディングワイヤー
５によりチップ１Ｄに電気的に接続されている。
ように、上から四番目のチップ１Ｄの配線端子パターン
９Ｄにスルーホール配線４により電気的に接続され、チ
ップセレクト配線パターン９Ｄはボンディングワイヤー
５によりチップ１Ｄに電気的に接続されている。
【００４５】また、前記各チップ１Ａ，１Ｂ，１Ｃ，１
Ｄの選択は、図９及び図１０（基板２のチップセレクト
配線パターンが全て同じでワイヤーボンディングを打ち
変える場合の例を示す図）に示すように、各基板２にチ
ップセレクト配線パターン９Ａ，９Ｂ，９Ｃ，９Ｄが全
て設けられ、各基板２が選択されるチップセレクト配線
パターンのみが、ワイヤーボンディングされるようにし
てもよい。
Ｄの選択は、図９及び図１０（基板２のチップセレクト
配線パターンが全て同じでワイヤーボンディングを打ち
変える場合の例を示す図）に示すように、各基板２にチ
ップセレクト配線パターン９Ａ，９Ｂ，９Ｃ，９Ｄが全
て設けられ、各基板２が選択されるチップセレクト配線
パターンのみが、ワイヤーボンディングされるようにし
てもよい。
【００４６】また、図１１（断面説明図），図１２及び
図１３（チップセレクト配線パターン）に示すように、
各基板２に全て共通のチップセレクト配線パターン９Ｅ
を設け、基板２を重ね合せる時に金属ボール１２や半田
でショートさせるようにしてもよい。
図１３（チップセレクト配線パターン）に示すように、
各基板２に全て共通のチップセレクト配線パターン９Ｅ
を設け、基板２を重ね合せる時に金属ボール１２や半田
でショートさせるようにしてもよい。
【００４７】次に、本実施例の高集積半導体装置１００
の組み立て方法について簡単に説明する。
の組み立て方法について簡単に説明する。
【００４８】図１４に示すように、本実施例の前記半導
体装置１００Ａ，１００Ｂ，１００Ｃ，１００Ｄは、チ
ップ１を前記基板２（ａ）上に接着剤等を介して搭載す
る（ｂ）。次に、チップ１上の端子と基板２の配線パタ
ーン３とをボンディングワイヤー５により、電気的に接
続する（ｂ）。その後、前記チップ１及びボンディング
ワイヤー５を保護するために、レジン等の封止用樹脂６
のトランスファモールドにより封止する（ｃ）。これに
より、各半導体装置１００Ａ，１００Ｂ，１００Ｃ，１
００Ｄが完成する。
体装置１００Ａ，１００Ｂ，１００Ｃ，１００Ｄは、チ
ップ１を前記基板２（ａ）上に接着剤等を介して搭載す
る（ｂ）。次に、チップ１上の端子と基板２の配線パタ
ーン３とをボンディングワイヤー５により、電気的に接
続する（ｂ）。その後、前記チップ１及びボンディング
ワイヤー５を保護するために、レジン等の封止用樹脂６
のトランスファモールドにより封止する（ｃ）。これに
より、各半導体装置１００Ａ，１００Ｂ，１００Ｃ，１
００Ｄが完成する。
【００４９】次に、半導体装置１００Ａ，１００Ｂを積
み重ね、スルーホール配線４の貫通孔にリード線７を串
刺し状に挿入し、リード線７が半導体装置１００Ｂの裏
面に長く突き出させる。この状態で半田槽の中にディピ
ングし、スルーホール配線４の周辺の表面と裏面に設け
られているランド４Ａとリード線７とを半田付けして電
気的に接続する（ｄ）。
み重ね、スルーホール配線４の貫通孔にリード線７を串
刺し状に挿入し、リード線７が半導体装置１００Ｂの裏
面に長く突き出させる。この状態で半田槽の中にディピ
ングし、スルーホール配線４の周辺の表面と裏面に設け
られているランド４Ａとリード線７とを半田付けして電
気的に接続する（ｄ）。
【００５０】次に、前記長く突き出ている当該リード線
７をマザーボード１０のスルーホール配線１１の貫通孔
に挿入する（ｅ）。この貫通孔にはあらかじめ半田ペー
ストを塗布しておく。この状態で前記マザーボード１０
に熱風（２４０℃）をかけ、半田ペーストをとかすこと
により、マザーボード１０のスルーホール配線１１の周
辺の表面と裏面に設けられているランド１１Ａとリード
線７とを半田付けして電気的機械的に接続する（ｆ）。 最後に余分なリード線７を切断して組み立ては完了する
。
７をマザーボード１０のスルーホール配線１１の貫通孔
に挿入する（ｅ）。この貫通孔にはあらかじめ半田ペー
ストを塗布しておく。この状態で前記マザーボード１０
に熱風（２４０℃）をかけ、半田ペーストをとかすこと
により、マザーボード１０のスルーホール配線１１の周
辺の表面と裏面に設けられているランド１１Ａとリード
線７とを半田付けして電気的機械的に接続する（ｆ）。 最後に余分なリード線７を切断して組み立ては完了する
。
【００５１】もし、電気的に接続したくない端子があっ
たならば、その部分の半田付け用ランドを形成しておか
なければ、電気的には接続されない。
たならば、その部分の半田付け用ランドを形成しておか
なければ、電気的には接続されない。
【００５２】以上の説明からわかるように、本実施例に
よれば、チップ１が基板２を介して三次元的に相互接続
され、回路網を形成することにより、チップ１の数を増
しても平面的には大きくならないので、半導体素子を高
密度に実装することができる。例えば、１ＭｂｉｔＳＲ
ＡＭのメモリ容量と同一機能を持ったメモリが、ほぼ同
一パッケージサイズで実現でき、高集積回路のメモリが
短期間で製作することができる。
よれば、チップ１が基板２を介して三次元的に相互接続
され、回路網を形成することにより、チップ１の数を増
しても平面的には大きくならないので、半導体素子を高
密度に実装することができる。例えば、１ＭｂｉｔＳＲ
ＡＭのメモリ容量と同一機能を持ったメモリが、ほぼ同
一パッケージサイズで実現でき、高集積回路のメモリが
短期間で製作することができる。
【００５３】また、基板２のスルーホール４には貫通孔
があけられており、上下の基板同士をリード線７により
電気的に接続することが容易にできる。
があけられており、上下の基板同士をリード線７により
電気的に接続することが容易にできる。
【００５４】また、基板２同士又は基板２とマザーボー
ド１０がリード線７により固定されるので、位置ズレが
おきにくく、かつ機械的に衝撃にも強く電気的接続の信
頼性の高い高集積半導体装置１００が得られる。
ド１０がリード線７により固定されるので、位置ズレが
おきにくく、かつ機械的に衝撃にも強く電気的接続の信
頼性の高い高集積半導体装置１００が得られる。
【００５５】また、接続用のリード線７があるために、
基板同士の接続の際に配線部を曲げたり変形させる必要
がないので、精度の良い安定した形状が得られる。
基板同士の接続の際に配線部を曲げたり変形させる必要
がないので、精度の良い安定した形状が得られる。
【００５６】また、接続用のリード線７は容易に取り付
けたり取り除いたりできるので、回路形成が容易にでき
る。
けたり取り除いたりできるので、回路形成が容易にでき
る。
【００５７】また、マザーボード１０に搭載する際に上
向き搭載と下向き搭載の２通りの搭載をしたい場合、一
種類の部品を用意するだけでよい。
向き搭載と下向き搭載の２通りの搭載をしたい場合、一
種類の部品を用意するだけでよい。
【００５８】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更し
得ることは言うまでもない。
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更し
得ることは言うまでもない。
【００５９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００６０】（１）半導体チップが基板を介して三次元
的に相互接続され、回路網を形成しているために、半導
体チップの数を増しても平面的には大きくならない高集
積半導体装置が得られる。
的に相互接続され、回路網を形成しているために、半導
体チップの数を増しても平面的には大きくならない高集
積半導体装置が得られる。
【００６１】（２）半田が基板の端面から侵入し易い位
置からランドまで誘導されるので、基板間が狭くてもリ
ード線とランドとを確実に半田付けすることができる。
置からランドまで誘導されるので、基板間が狭くてもリ
ード線とランドとを確実に半田付けすることができる。
【００６２】（３）各基板の間対向面側の端部にテーパ
を設けたことにより、半田の表面張力が小さくなるので
、半田のなじみが良くなり、各基板間の狭い隙間であっ
ても、半田が電極端子パターンの端部までの隙間に入り
易くなる。
を設けたことにより、半田の表面張力が小さくなるので
、半田のなじみが良くなり、各基板間の狭い隙間であっ
ても、半田が電極端子パターンの端部までの隙間に入り
易くなる。
【００６３】前記（２），（３）により、基板同士又は
基板とマザーボード間の位置ズレがおきにくく、かつ機
械的に衝撃にも強く電気的接続の信頼性の高い高集積半
導体装置が得られる。
基板とマザーボード間の位置ズレがおきにくく、かつ機
械的に衝撃にも強く電気的接続の信頼性の高い高集積半
導体装置が得られる。
【図１】本発明をＳＲＡＭメモリチップを搭載した基板
に適用した一実施例の高集積半導体装置の全体概略構成
を示す外観斜視図。
に適用した一実施例の高集積半導体装置の全体概略構成
を示す外観斜視図。
【図２】図１図に示す一個のＳＲＡＭメモリチップを搭
載した基板の概略構成を示す断面図。
載した基板の概略構成を示す断面図。
【図３】図１に示す（イ）−（イ）線で切った断面図。
【図４】図１に示す基板上のランド近傍の拡大図。
【図５】図３に示す基板端部の構造を説明するための断
面図。
面図。
【図６】本実施例のチップセレクト手段を説明するため
の説明図。
の説明図。
【図７】本実施例のチップセレクト手段を説明するため
の説明図。
の説明図。
【図８】本実施例のチップセレクト手段を説明するため
の説明図。
の説明図。
【図９】本実施例のチップセレクト手段の変形例を説明
するための説明図。
するための説明図。
【図１０】本実施例のチップセレクト手段の変形例を説
明するための説明図。
明するための説明図。
【図１１】本実施例のチップセレクト手段の他の変形例
を説明するための説明図。
を説明するための説明図。
【図１２】本実施例のチップセレクト手段の他の変形例
を説明するための説明図。
を説明するための説明図。
【図１３】本実施例のチップセレクト手段の他の変形例
を説明するための説明図。
を説明するための説明図。
【図１４】本実施例の高集積半導体装置の組み立て方法
を説明するための図。
を説明するための図。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ…チップ、２…基板、３…
配線パターン、４，１１…スルーホール配線、４Ａ，１
１Ａ…ランド、４Ｂ…半田誘導線、５…ボンディングワ
イヤー、６…封止用樹脂、７…リード線、８…半田、Ｓ
１，ＣＳ２，ＣＳ３，ＣＳ４…チップセレクト端子、９
Ａ，９Ｂ，９Ｃ，９Ｄ…チップセレクト配線パターン、
１０…マザーボード、１００Ａ，１００Ｂ，１００Ｃ，
１００Ｄ…半導体装置、１００…高集積半導体装置。
配線パターン、４，１１…スルーホール配線、４Ａ，１
１Ａ…ランド、４Ｂ…半田誘導線、５…ボンディングワ
イヤー、６…封止用樹脂、７…リード線、８…半田、Ｓ
１，ＣＳ２，ＣＳ３，ＣＳ４…チップセレクト端子、９
Ａ，９Ｂ，９Ｃ，９Ｄ…チップセレクト配線パターン、
１０…マザーボード、１００Ａ，１００Ｂ，１００Ｃ，
１００Ｄ…半導体装置、１００…高集積半導体装置。
Claims (3)
- 【請求項１】 半導体チップを搭載した複数の配線基
板がほぼ平行に所定の間隔で配置され、これらが各配線
基板を貫通する少なくとも一本のリード線で積層構造体
に組み立てられ、前記リード線と前記各配線基板上の電
極端子とを半田付けして電気的に接続したことを特徴と
する高集積半導体装置。 - 【請求項２】 前記請求項１に記載の高集積半導体装
置において、前記配線基板上の基板端面から半田が侵入
し得る距離より端面側に設けられている電極端子に接続
される半田誘導線を配置したことを特徴とする高集積半
導体装置。 - 【請求項３】 前記請求項１又は２に記載の高集積半
導体装置において、各配線基板の対向面側の端部にテー
パを設けたことを特徴とする高集積半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043891A JPH04280667A (ja) | 1991-03-08 | 1991-03-08 | 高集積半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043891A JPH04280667A (ja) | 1991-03-08 | 1991-03-08 | 高集積半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04280667A true JPH04280667A (ja) | 1992-10-06 |
Family
ID=12676330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3043891A Pending JPH04280667A (ja) | 1991-03-08 | 1991-03-08 | 高集積半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04280667A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09270575A (ja) * | 1996-03-29 | 1997-10-14 | Nec Corp | プリント基板の接続構造及び接続方法 |
| WO1998025305A1 (en) * | 1996-12-04 | 1998-06-11 | Hitachi, Ltd. | Method for manufacturing semiconductor device |
| US6025648A (en) * | 1997-04-17 | 2000-02-15 | Nec Corporation | Shock resistant semiconductor device and method for producing same |
| JP3619523B2 (ja) * | 1996-12-04 | 2005-02-09 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6900074B2 (en) | 1999-07-30 | 2005-05-31 | Renesas Technology Corp. | Method of manufacturing a semiconductor device having plural semiconductor chips, wherein electrodes of the semiconductor chips are electrically connected together via wiring substrates of the semiconductor chips |
| JP2008077779A (ja) * | 2006-09-22 | 2008-04-03 | Toshiba Corp | 半導体記憶装置 |
| DE102013210972A1 (de) | 2012-08-24 | 2014-02-27 | Mitsubishi Electric Corp. | Halbleiterbauelement |
| CN103974535A (zh) * | 2014-04-30 | 2014-08-06 | 苏州倍辰莱电子科技有限公司 | 一种折线跌撞式印刷电路基板 |
-
1991
- 1991-03-08 JP JP3043891A patent/JPH04280667A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09270575A (ja) * | 1996-03-29 | 1997-10-14 | Nec Corp | プリント基板の接続構造及び接続方法 |
| JP3619523B2 (ja) * | 1996-12-04 | 2005-02-09 | 株式会社ルネサステクノロジ | 半導体装置 |
| WO1998025305A1 (en) * | 1996-12-04 | 1998-06-11 | Hitachi, Ltd. | Method for manufacturing semiconductor device |
| US7138722B2 (en) | 1996-12-04 | 2006-11-21 | Renesas Technology Corp. | Semiconductor device |
| US6287892B1 (en) | 1997-04-17 | 2001-09-11 | Nec Corporation | Shock-resistant semiconductor device and method for producing same |
| US6025648A (en) * | 1997-04-17 | 2000-02-15 | Nec Corporation | Shock resistant semiconductor device and method for producing same |
| US6900074B2 (en) | 1999-07-30 | 2005-05-31 | Renesas Technology Corp. | Method of manufacturing a semiconductor device having plural semiconductor chips, wherein electrodes of the semiconductor chips are electrically connected together via wiring substrates of the semiconductor chips |
| JP2008077779A (ja) * | 2006-09-22 | 2008-04-03 | Toshiba Corp | 半導体記憶装置 |
| DE102013210972A1 (de) | 2012-08-24 | 2014-02-27 | Mitsubishi Electric Corp. | Halbleiterbauelement |
| CN103633044A (zh) * | 2012-08-24 | 2014-03-12 | 三菱电机株式会社 | 半导体装置 |
| US9171772B2 (en) | 2012-08-24 | 2015-10-27 | Mitsubishi Electric Corporation | Semiconductor device |
| DE102013210972B4 (de) | 2012-08-24 | 2019-04-18 | Mitsubishi Electric Corp. | Halbleiterbauelement mit einer Mehrzahl von Halbleiterbauelement-Gehäusen |
| CN103974535A (zh) * | 2014-04-30 | 2014-08-06 | 苏州倍辰莱电子科技有限公司 | 一种折线跌撞式印刷电路基板 |
| CN103974535B (zh) * | 2014-04-30 | 2017-02-15 | 苏州倍辰莱电子科技有限公司 | 一种印刷电路基板 |
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