JPH0329200A - メモリセルの並列検査方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は１つのメモリのメモリセルの並列検査のため
の方法および装置に関するものである．（従来の技術） 半導体メモリの製造の際には、半導体メモリ全体がその
機能可能性を検査されるべき検査時間が１つの主要なコ
スト因子を呈する．特にメモリモジュールの大きさの増
大と共に検査時間も著しく増大する． 特に長い検査時間の欠点を有しながら、これまでほとん
ど専ら直列検査方法が半導体メモリの機能可能性の検査
のために用いられた．従って、直列に行われた検査をで
きるかぎり広範囲に並列化するべく努力されている．こ
れについて刊行物ＪＥＤＥＣソリッドステート・プロダ
クト・エンジニアリング・カウンシル、１９８７年３月
から、半導体メモリのそれぞれ４つのビットを並列に検
査し得る並列検査のための方法または装置が知られてい
る．このような４ビット並列検査方法に対しては、メモ
リセルのなかに並列に読入れられる２つの検査パターン
が利用される．このために第１の検査パターンはｌつの
１の列から、また第２の検査パターンは１つの０の列か
ら形成される．この検査方法における可能な検査パター
ンの選定の際のフレキシビリティは与えられていない．
さらにメモリセルからの結果の読出しの際にただ１つの
判定、すなわち誤りがメモリセルのなかに存在するか否
か、またはすべてのメモリセルが機能可能であるか否か
の判定が可能である．〔発明が解決しようとする課題〕 本発明の課題は、半導体メモリの並列検査のための別の
方法として、検査パターンが個別に選定可能であり、ま
たメモリセルのなかの可能な誤りに関してより正確な指
示が可能である方法を提供することである．さらに、本
発明の課題は、本発明による方法の作動のための装置を
提供することであり、その際に半導体メモリ内で実行の
ための回路費用はわずかでなければならず、また存在す
るメモリアーキテクチュアへの干渉を必要としないもの
でなければならない． 〔課題を解決するための手段〕 上述の目的を達戒するため、本発明によれば、方法に対
してはメモリがメモリセルの群に分けられ、またメモリ
セルの１つの群がメモリのワード線および（または）ビ
ット線のアドレス指定により能動化され、それぞれ群の
すべてのメモリセルのなかに１つの検査パターンが書込
まれ、また群のすべてのメモリセルが続いて読出され、
また読出された情報が１つの並列検査装置に供給され、
それによって第１の結果が求められ、検査パターンから
１つの別の検査パターンが形成され、また別の検査パタ
ーンが同じ群のすべてのメモリセルのなかに書込まれ、
また同じ群のすべてのメモリセルから続いて再び読出さ
れ、また読出された情報が並列検査装置に供給され、そ
れによって第２の結果が求められる並列検査方法におい
て、検査パターンおよび別の検査パターンが自由に選択
可能なデータビットを有する各１つのコードワードから
構成されでおり、別の検査パターンが検査パターンの１
の補数から形成され、また第１および第２の結果が第１
および第２の結果ベクトルを表し、第１および第２の結
果ベクトルが誤り数の決定のために、またメモリセルの
群のなかの誤りがあるメモリセルの決定のために利用さ
れるものであり、また必要な並列検査装置に対しては検
査マトリックスの行数により予め定められた数の検査回
路から戒っており、また検査マトリックスの各行が１つ
のパリテイ検査回路に対応付けられており、群のメモリ
セルから読出された情報と検査マトリックスとの間のモ
ジェロー２・マトリックス乗算の形成が、検査マトリッ
クスの１つの行に属するパリテイ検査画路の各１つの入
力端が１つの群のメモリセルの各１つの出力端に対応付
けられており、またまさに検査マトリックスの行の当該
の列が１つの“１”を有するときには互いに接続され、
またまさに検査マトリックスの行の当該の列が１つの″
ＯＮを有するときには互いに接続されないように実現さ
れでおり、また各１つのパリテイ検査画路の出力端から
結果ベクトルの１つの要素が取り出され得るものである
． 本発明による方法および付属の装置の構成は他の請求項
に詳細に示されている． 〔発明の効果〕 本発明により得られる利点は特に、検査パターンの選定
の高いフレキシビリティによりメモリセルが互いに直接
的な周辺で確実に検査され得ることにある．本発明によ
る方法の応用により個別ビットおよび多ビット誤りを確
実に区別し、また個別ビット誤りの際には誤りビットア
ドレスを指示することが可能である．さらに、検査パタ
ーンの自由な選定により、また装直の相応の構成形態に
おいて、多数のメモリセルを並列に検査することが可能
であり、このことは当該のメモリセルに対する検査時間
の一層の減少に通ずる．並列検査装置に対する必要な回
路費用はわずかであり、またそのつどのメモリの構成形
態にフレキシブルに適応可能である． 〔実施例〕 以下、本発明を図面により一層詳細に説明する．１つの
メモリのメモリセルの並列検査のための本発明による方
法に対して、メモリはメモリセルの群に分割される．こ
の際にメモリセルの１つの群はワード線およびビット線
のアドレス指定により能動化され、また、第１図中にシ
ンボルを付けて示されているように、メモリＳＰのこの
群のすべてのメモリセルのなかに１つのコードワードＣ
が書込まれる．メモリセルの群の選択のために単に１つ
の半導体メモリのワード線が利用されたならば、コード
ワードＣがその結果としてこれらのワード線に接続され
ているすべてのメモリセルのなかに書込まれる．すぐ次
の方法ステップで当咳の群のこれらのメモリセルが読出
され、また読出された情報Ｆ＋Ｃが１つの並列検査装置
Ｐｖに供給される．この並列検査装置Ｐ■の出力端にお
いてこの際に第１の結果ベクトルＥＶが求められる．Ｆ
＋Ｃを有する読出された情報の表示は、コードワードＣ
が不良のメモリセルに基づいて１つの誤り部分Ｆにより
誤られたことを指示するものとする．それぞれ１つのメ
モリセルをその機能可能性に関して検査し、また１つの
低および高信号を記憶するため、第１の結果ベクトルと
ならんで第２の結果ベクトルも必要とされる．このため
にコードワードＣから、同じく群の当核のメモリセルの
なかに書込まれる１つの別のコードワードＣ′が生ずる
ように、ｌの補数が形成される．この群のすべてのメモ
リセルは続いて再び読出され、また読出された情報Ｃ’
＋Ｆ’が再び並列検査装置ＰＶに供給され、それによっ
て第２の結果ベクトルＥＶ’が求められる．両結果ベク
トルから続いて誤り数の決定が、またまさに１つの誤り
が存在する場合には当該の群のなかの誤りを有するメモ
リセルの決定が行われ得る． 同じ仕方でメモリのメモリセルのその他の群に対して第
１および第２の結果ベクトルが形成され、こうして最後
に誤り数とその他の群のなかの誤りを有するメモリセル
の決定とに関する指示が可能である． １つの群のすべてのメモリセルの内容に関する情報が同
時に得られるので、誤った特性を有する１つまたはそれ
以上のメモリセルをｔＥｍし、さらに位置決定するため
に、誤り補正コードの方法を応用し得る．検査パターン
としては、最適にハミングコードにより取得され得るい
わゆるコードワードが利用される．誤り補正コードの理
論からの他のコードワードの取得が同じく考えられるが
、これに関してここでは詳細に立ち入らない．本発明に
よる方法の一層良好な理解のために以下に誤り補正コー
ドの理論について短い説明を行う． 長さｍの１つの２進データワードＣは、データワードＣ
と１つの予め定められた２進数検査マトリックスＨとの
モジュロ２乗算が零ベクトル０を結果ベクトルとして供
給するならば、コードワードと呼ばれている．検査マト
リックスＨはｍ列およびｃｅｉｌ　　（ｌｄ　９ｍ＋１
））行を有する．この際にｃｅｊｌ（ｘ）＝Ｎは、Ｎ≧
Ｘが威り立つ最小の自然数である．その際にマトリック
スは２つの条件を満足しなければならない．列は零のみ
を含んでいてはならず、また列は多重に生じてはならな
い． 従ってコーディング式は Ｈ＊Ｃ−０ で表される． コードワードＣが１つ，の誤りにより乱されているなら
ば、乱されたコードワードは乱されないコードワードと
１つの誤りベクトルＦとの和により表され得る。

Ｈ傘（Ｃ＋Ｆ）冨Ｈ＊Ｃ＋Ｈ＊Ｆ−０＋ｌ｛＊Ｆ謬Ｓ１
つの乱されたコードワードと検査マトリックスとの乗算
は、結果ベクトルとも呼ばれるシンドロームＳに通ずる
．結果ベクトルはコードワードにではなく、発生された
誤りベクトルＦのみに関係している．検査マトリックス
Ｈの列をｈ，と呼び、また誤りベクトルＦの威分をｆ１
と呼ぶことにすれば、 ｝ｌｍＦ羽冨Σｈ．申【▲ と書くこともできる． コードワードが１つの個所でのみ、たとえば位置ｊにお
いてのみ乱されているならば、誤りベクトルの第ｊ威分
のみがＯに等しくない．この場合ｉ≠ｊに対しては、ｆ
▲−０ ｉ−Ｊに対しては、ｆｔ−０ が威り立つ．これからシンドロームＳに対してＳツＨ＊
　Ｆヨ　Σ　　ｈ！　傘　ｆｉ　　−ｈｊ▲＠１ が得られる． まさに１つの誤りが位置ｊに生ずると、シンドロームは
検査マトリックスＨの第ｊ列に等しい．いま検査マトリ
ックスが、２進で表された列位置に相当するように構成
されていると、シンドロームは誤りを有するビットのア
ドレスを直接に表す。

前記のように、誤り識別コードの理論でシンドロームに
相当する第１および第２の結果ベクトルは、群のメモリ
セルから読出された情報と誤り補正コードにより予め定
められた検査マトリックスとの間のモジュロ２乗算から
形成される．読出された情報は、まさに群のすべてのメ
モリセルが誤りなしである場合には再び乱されないコー
ドワードを供給し、また群のなかに少なくとも１つの誤
りを有するメモリセルが生じている場合には１つの乱さ
れたコードワードを供給する． たとえば１６Ｍまたは６４Ｍメモリに対して使用され得
る１６ビット並列検査に対する検査マトリックスＨは第
１の行のなかに１のみを含んでいる．まさに２つの誤り
の際にはシンドロームはコーディングマトリックスの２
つの列の和に等しい．シンドロームの第１の要素はその
場合に零であり、またこうして二重誤りを指示する．行
２ないし５は列の位置を２進数として指示し、その際に
行２は最下位のビット（２０）を、また行５は最上位の
ビクト（２３）に相当する．まさに１つの誤りの際には
シンドロームの要素２ないし５は誤り位置を指示する．
ハミングコードによる１６ビット並列検査に対する検査
マトリックスＨは下記のように表され得る． １つのコードワードは自由に選定可能なデータビットを
有する１つのデータベクトルと１つの計算された冗長ベ
クトルとから合成されるので、検査方法の開始前にいっ
たんコードワードの１つのセットを計算しなければなら
ない．これは、誤り補正コードにより予め定められた冗
長マトリックスとデータベクトルの間のモジュロ２マト
リックス乗算により行われる．いったん計算されたコー
ドワードーセットはその後に常に使用され得る．以下に
は１６ビット並列検査に対するコードワードの発生のた
めの規則が示されでおり、その際に１６ボジシッンの２
進コードワードが１１の自由に選定可能なデータビット
と５つの計算された冗長ビットとから合戒される． データおよび冗長ビットのポジシッンはコードの選定に
より予め定められる．この場合、それらは下記のように
表される． Ｃ　−　［ＲＯ　ＲＩ　Ｒ２　Ｒ３　Ｒ４　Ｄ５　Ｄ６
　Ｄ７　Ｒ８　Ｄ９　０１０　Ｄ１１σ１２　０１３　
０１４　０１５　］　’１１のデータビットは自由に選
定可能であるので、並列検査のために２”−２　０　４
　８種類の検査パターンの選定が生ずる．検査パターン
に関するこれらの高いフレキシビリティは特に周辺にお
けるメモリセルの検査のために有利である．この際に、
高いＭＯ”　　　”１″シーケンスを有する１つの検査
パターンが使用されなければならないであろうメモリセ
ルの空間的位置に基づいて相互の容量的影響が生ずる． 評価の際の結果ベクトルは、生じた誤りの性質に関係し
て、コーディングマトリックスＨの種々の列の１つの重
み付けられた和として生ずる．両結果ベクトルは偶数ま
たは奇数の誤りに対する１つの誤りビットと個別誤りア
ドレスに対するビットとを有する．結果ベクトルの評価
に対しては、１つの群のなかで、第１および第２の結果
ベクトルが零である場合にはすべてのメモリセルが機能
可能であり、両結果ベクトルの１つが零でありまた両結
果ベクトルの他方が１つの誤りを示す場合には群からの
まさに１つのメモリセルが機能不可能として確認し得る
とみなされる．この場合には群のなかの機能不可能なメ
モリセルのアドレスは零と異なる結果ベクトルのなかの
個別誤りアドレスのビットにより指示される．１つの群
のなかのまさに２つのメモリセルが機能不可能であれば
、このことは、両結果ベクトルの１つが零に等しく、ま
た他方の結果ベクトルが２つの誤りを指示することによ
り認識される．この際にはメモリセルの群のなかの誤リ
アドレスはもはや求められない．最後に、第１および第
２の結果ベクトルが相異なる個別誤リアドレスを有する
各１つの誤りを指示するならば、群のなかで２つまたは
それ以上のメモリセルが不良であり、結果ベクトルのす
べてのその他のビット組み合わせに対して当該の群のな
かの２つよりも多いメモリセルが機能不可能である．コ
ードワードがハミングコードにより形成されたので、１
つの結果ベクトルはまさに、その第１のビットが零に等
しくない場合に、奇数の誤りを指示する．それに対して
、１つの結果ベクトルがその第１のビットのなかで１つ
の零を有し、またその他のビットがこの際に零に等しく
ないならば、偶数の誤りが指示される． １つの誤りが検出かつ位置確認されたならば、このメモ
リセルはもう一回検査されなければならない．なぜなら
ば、１よりも大きい奇数の誤りも等しい診断に通じ得た
であろうからである．このことは、従って、誤り認識コ
ード、この場合にはハミングコード、の選定が個別ビッ
ト誤りの補正のため、また２ビット誤りの認識のために
構成されたことに由来する．従って、１つの群のメモリ
セルのなかの２つよりも多い誤りの生起の際には重要で
ない結果を得る．すなわち、説明される方法においてｌ
よりも大きい奇数の誤りが生ずると、誤って１つの個別
ビット誤りが指示される．２よりも大きい偶数の誤りが
生ずると、この場合には、１つの二重誤りが検出される
．また隠された誤りの生起が可能である．すべての可能
な誤り組み合わせが等しい頻度で生ずるという仮定のち
とに、すべての可能な誤りの場合の３つの百分率で、す
なわち誤りベクトルそれ自体が再び１つのコードワード
であるときに、誤りのないことが指示される．確かにコ
ードワードも反転されたコードワードも、両方の場合に
再びそれ自体１つのコードワードである１つの誤りによ
り重畳されていなければならないので、１つの隠された
誤りの生起の確率は非常に小さい．長さｍのコードワー
ドに対する１つのこのような誤りの生起の確率は１．２
ｉ′１である（ここでｃｅ１１　（ｌｄ　（ｍ＋１））
＝Ｎ）．さらにすべての誤り数が１つの等しい頻度では
生ぜず、１つの安定な製造プロセスでは個別ビット誤り
およびビット線誤りが支配的であるので、本発明による
並列検査方法の的中率は９９．９％を越えている．ビッ
ト線誤りはこの場合に個別ビット誤りのように並列検査
方法に作用する．以下には１つの１６−Ｍまたは６４−
Ｍの大きさの半導体メモリのなかのメモリセルの検査の
ために使用され得る１６ビット幅の並列検査の一例を示
す．この１６ビット幅の並列検査に対して１１ビットが
コードワードのなかで自由に選定可能であり、またデー
タベクトルを表し、他方において、いわゆる冗長ベクト
ルを形成する残りの５ビットが計算されなければならな
い．１１ボジシツンのデータベクトルＤとして Ｄ　＝　［Ｄ３　［１５　Ｄ６　０７　Ｄ９　０１０　
［＋１１　［１１２　０１３　［１１４　０１５］　’
＝［０１００００　　０　　０　　１　　０　　１］’
が選定された． 冗長ベクトルを計算するため、いま１１ポジシッンのデ
ータベクトルＤが固定的に予め定められた冗長マトリッ
クスとモジェロ２乗算される．すなわち５ポジシッンの
冗長ベクトルはＲ−［０　　１１１　　０］’ と記述され得る． １つの選定された群のメモリセルのなかに書込まれる１
６ポジシッンのコードワードを形成するため、いま１１
ポジシッンのデータベクトルおよび５ボジシッンの冗長
ベクトルが下記のように合成される． Ｃ　−　［ＲＯ　ＲＩ　Ｒ２　Ｄ３　Ｒ４　Ｄ５　Ｄ６
　Ｄ７　Ｒ８　０９　０１０　Ｄ１１０１２　０１３　
０１４　０１５　］　’−［０１１０１１０００００　
　０ ０　１　０　１〕７ この例のコードワードはいまメモリの検査すべき１６ビ
ット群のなかに書込まれる． 続いて、当該の群のメモリセルから読出された情報が並
列検査装置に供給され、その際に誤り数および場合によ
っては誤りアドレスが求められる．読出された情報がま
さに入力されたコードワードに一致すると、誤りは存在
しない．この場合には結果ベクトルはＯベクトルである
．このことは、読出された情報を検査マトリックスＨと
モジュロ２乗算することにより指示され得る． このモジュロ２マトリックス乗算は後記の実施例では並
列検査装置により、またメモリセルと並列検査装置との
間の選定された固定的な配線により実現される． 選定された群のなかのメモリセルが不良であれば、この
ことは、読出された情報が指示されたコードワードと一
致しないことにより認められ得る．この例ではいまメモ
リセルの群のなかのポジシッン１０が機能不可能である
．しかし、このことはコードワードがまさにポジション
１０において乱されていることを意味する． Ｆ　＝　［ＦＯ　ＦＩ　Ｐ２　Ｆ３　Ｆ４　Ｆ５　Ｐ６
　Ｆ７　Ｆ８　Ｐ９　Ｆ１０　ＦｉｌＦ１２　Ｆ１３　
Ｆ１４　Ｆ１５　］　？−４ｏｏｏｏｏｏｏｏｏｏｔ　
　ｏ ０　　０　　０　　０］” その結果、読出された情報は｛ＩＣ＋Ｆ−（０１１０１
１００００１００１０１）’を有することになる．並列
検査装置のなかでの評価の際にいまシンドロームまたは
結果ベクトルとしてＥ−　（１０１０１）’が生ずる．
結果ベクトルはＯに等しくない．すなわち１つの誤りが
認識された．結果ベクトルの第１のビットは１であり、
その際に１つの個別ビット誤りが存在する．２ないし５
ビットはこの場合に２進数１０１０を供給し、その際に
ビット２は最下位の値を有する．誤りはすなわちコード
ワードのボジシッンｌＯにおいて認識されでおり、また
補正され得る．数学的には並列検査装置のなかの評価は
再び読出された情報と検査マトリックスとのモジェロ２
乗算として記述され得る． 第２図には、すべての結果ベクトルを求めるため１６ビ
ット幅の例示の並列検査装置の全体構成が示されでおり
、誤り補正コードとしてハミングコードが使用される．
並列検査装置は、それによりメモリセルから読出された
情報と検査マトリックスとのモジェロ２乗算が行われ得
るように構成報の１６ビットは半導体メモリのＩ／Ｏ線
に４ビットワードとして与えられる．従って、ｌ６まで
の入力を有する最大５つのパリテイ検査回路から戒る並
列検査装置をツリー状に４ビットのパリティモジュール
から構成し、また空間的に分離することが好ましい．コ
ーディングマトリックスの第４および第５の行の部分結
果は既に第１の行の評価により得られる．こうして、す
べての構成のために単に３つのパリテイ検査画路ならび
に２つの追加的なＸＯＲゲートｘＯＲｌおよびＸＯＲ２
が必要である．パリテイ検査モ．ジュールＰＭＩ，ＰＭ
２、ＰＭ３、ＰＭ４およびＰＭ５から形成される第１の
パリテイ検査画路はそれらの出力端に結果ベクトルの第
１のビットＥｌを供給する．パリティ検査モジュールＰ
Ｍ６、ＰＭ７、ＰＭ８、ＰＭ９およびＰＭ１０から形成
される第２のパリテイ検査画路は結果ベクトルの第２の
ビットＥ２を供給し、他方においてパリティ検査モジュ
ールＰＭ１１、ＰＭ１２、ＰＭ１３、ＰＭ１４およびＰ
Ｍｉ５から形成される第３のパリテイ検査画路はされて
いる．読出された情報は数学的に１つのベクトルに相当
するので、読出された情報と検査マトリックスとのモジ
ュロ２乗算は読出された情報の重み付けられたパリテイ
検査と同じ意味である．それは、検査マトリックスのな
かのベクトルの１と一致する読出された情報の構成要素
が考慮されることにより行われる．この際に検査マトリ
ックスのなかの行の数は、どのような頻度でパリテイ形
成を行うべきかを指示し、その際に各パリテイ形或に対
して検査マトリックスの１つの行が重みとして使用され
る．検査マトリックスの５つの行の各々はこうして１つ
のパリテイ検査回路に相当する．マトリックス行のなか
の１つの１は１つのデータ入力の存在に相当し、また１
つの０は、データベクトルの付属のビットがパリテイ計
算に入らないことを意味する．こうして検査マトリック
スの第１の行のなかではすべての読出すべき情報に関す
るパリティが形戊され、他方において第２の行のなかで
は読出された情報の各第２のビットのみがパリティ計算
に入れられる．読出された情結果ベクトルの第３のビッ
トＥ３を供給する．ＸＯＲゲートＸＯＲ１の出力端には
結果ベクトルの第４のビットＥ４が、またＸＯＲゲート
ＸＯＲ２の出力端には第５のビットＥ５が生ずる．各パ
リテイ検査画路はツリー状に構成されでおり、従ってＰ
ＭＩの出力端ＡＩＳＰＭ２の出力端Ａ２、ＰＭ３の出力
端Ａ３およびＰＭ４の出力端Ａ４はパリティ検査モジュ
ールＰＭ５の各１つの入力端に接続されでおり、他方に
おいてパリティ検査モジュールＰＭ６の出力端Ａ５、Ｐ
Ｍ７の出力＠Ａ６、ＰＭ８の出力端Ａ７およびＰＭ９の
出力端八８はパリティ検査モジュールＰＭ１０に接続さ
れている，ＰＭ１１の出力端Ａ９、ＰＭ１２の出力端Ａ
１０．．ＰＭ１３の出力端Ａ１１ならびにＰＭ１４の出
力端ＡＩ２は最後にパリテイ検査モジュールＰＭ１５の
各１つの入力端に接続されている．出力端Ａ２および出
力端Ａ４はさらにＸＯＲゲートＸＯＲｌのそれぞれ１つ
の入力端に、また出力端Ａ３および再び出力端Ａ４はＸ
ＯＲゲートＸＯＲ２の各１つの入力端に接続されている
．この際に注意すべきこととして、２つの入力に対する
パリテイ検査回路として１つのＸＯＲゲートが最も簡単
な回路構造である．パリティ検査モジュールＰＭ５の前
記の構造により、ゲートＸＯＲ２の論理機能を共に実行
することが可能であり、従ってゲートＸＯＲ２はもはや
追加的に構成されなくてよい．前記のように検査マトリ
ックスの第１の行は専ら１により占められているので、
すべての読出すべき情報に関するパリテイが形成される
．このためにパリテイ検査モジュールＰＭＩはその入力
端で読出すべき情報のビットＢ１、Ｂ２、Ｂ３およびＢ
４と、パリティ検査モジュールＰＭ２はその入力端で読
出すべき情報のビットＢ５、Ｂ６、Ｂ７およびＢ８と、
またビットＢ９、Ｂ１０ＳＢ１１およびＢ１２はパリテ
イ検査モジュールＰＭ３の入力端に接続されている．ビ
ットＢ１３、Ｂ１４、Ｂ１５およびＢ１６はパリテイ検
査モジュールＰＭ４に接続されている．検査マトリック
スの第２の行は交互に０，ｌ＆ｌみ合わせを有し、従っ
てこのためにパリティ検査モジュールＰＭ６はその第１
および第３の入力端ではパリテイ計算に入らず、他方に
おいて第２の入力端は読出すべき情報のビットＢ２と、
また第４の入力端はビットＢ４と接続されている．パリ
ティ検査モジュールＰＭ７に対しては類似のことが当て
はまり、第１および第３の入力端は接続されず、また第
２の入力端はビットＢ６に、また第４の入力端はビット
Ｂ８に接続されている．パリティ検査モジュールＰＭ８
およびパリティ検査モジュールＰＭ９は同じくそれらの
第１および第３の入力端では接続されておらず、他方に
おいてパリティ検査モジュールＰＭ８はその第２の入力
端でビットＢ１０と、またその第４の入力端でビットＢ
１２と接続されている．最後にパリティ検査モジュール
ＰＭ９はその第２の入力端でビット．Ｂ　ｌ　４と、ま
たその第４の入力端でビットＢ１６と接続されている．
検査マトリックスの第３の行は最後に１つの００１１シ
ーケンスを有し、従ってパリティ検査モジュールＰＭ１
１、ＰＭ１２、ＰＭ１３およびＰＭＩ４の第１および第
２の入力端は接続されておらす、他方においてＰＭ１１
の第３の人力端はビットＢ３と、またＰＭ１１の第４の
入力端は第４のビットＢ４と接続されている．パリティ
検査モジュールＰＭ１２の第３および第４の入力端は最
後にビット７またはビット８と接続されでおり、またＰ
Ｍ１３の第３および第４の入力端は最後にビットＢ　１
−　１はビットＢ１２と接続されている．最後にパリテ
イ検査モジュールＰＭ１４の第３の入力端は読出すべき
情報のビットＢ１５に、またその第４の入力端はビット
８１６に接続されている．他の検査マトリックスＨが選
ばれると、読出された情報ＢｌないしＢ１６とパリティ
検査モジュールＰＭＩないしＰＭ１４との間の入力接続
はこの検査マトリックスに相応して行われなければなら
ず、また場合によってはＸＯＲゲートＸＯＲ　１、ＸＯ
Ｒ２が２つの別のパリテイ検査回路により補足されなけ
ればならない． 第３図にはもう一度、１つの結果ベクトルの１つのビッ
トを求めるための１６ビットパリテイ検査画路の一例が
示されている．構造はこの場合に再びパリテイ検査モジ
ュールＰＭＩ’、ＰＭ２　′ＰＭ３　゛、ＰＭ４　’お
よびＰＭ５　’からツリー状に構成されている．詳細に
は、パリテイ検査モジュールＰＭＩ’の出力端、パリテ
ィ検査モジュールＰＭ２　’の出力端、パリテイ検査モ
ジュールＰＭ３’の出力端およびパリテイ検査モジュー
ルＰＭ４’の出力端はパリティ検査モジュールＰＭ５゛
のそれぞれ１つの入力端に接続されている．その出力端
は１つの結果ベクトルの１つのビットを供給し、他方に
おいてパリティ検査モジュールＰＭｌ’ないしＰＭ４　
゛の入力端にはそれぞれ読出された情報が１つの４ビッ
トワードとして与えられる． 第４図には、３つのＸＯＲゲートＸＯＲＩ’ＸＯＲ２’
およびＸＯＲ３　’から構成されている１つのパリテイ
検査モジェールを実現するための１つの可能性が示され
ている．ＸＯＲゲートＸＯＲｌ’の出力端およびＸＯＲ
ゲートＸＯＲ２　’の出力端はそれぞれＸＯＲゲートＸ
ＯＲ３　′の１つの人力端に接続されでおり、他方にお
いてＸＯＲゲートＸＯＲＩ’の入力端Ｅ１、Ｅ２はパリ
テイ検査モジュールの第１および第２の入力端を、また
ＸＯＲゲートＸＯＲ２　’の入力端Ｅ３、Ｅ４はパリテ
ィ検査モジュールの第３および第４の入力端を形成して
いる．最後にＸＯＲゲートＸＯＲ３　′の出力端Ａはパ
リティ検査モジュールの出力端を形成している．います
べてのパリテイ検査モジュールがＸＯＲゲートから祷或
されるならば、１つのこのような回路のレイアウトはツ
リー構造に基づいて不均等な面積利用を有する．それに
対して、第５図に示されている回路によれば、均等な面
積利用を有する１つのパリテイ検査モジュールの実現が
可能である． 第５図には、プッシュプル段の１つの直列回路から成る
ｌつのパリティ検査モジュールを実現するための第２の
可能性が示されている．１つのパリティ検査モジュール
に対して４つのインターリンクされたプッシュプル段が
必要とされ、それぞれ２つのインターリンクされたプッ
シュプル段がＸＯＲ機能を形成している．しかし，すべ
ての４つの段の１つの直列回路により、第４図による回
路に相当する１つの論理機能を構成し得る．各プッシュ
プル段は第１および第２の電圧入力端、第１および第２
の電圧出力端ならびにそれぞれ相補性入力信号により占
められる第１および第２のデータ入力端を含んでいる．
第１のプッシュプル段の第１の電圧入力端は第１の電圧
Ｖゆ●と接続されでおり、他方において第１のプッシュ
プル段の第２の電圧入力端は第２の電圧、この場合には
接地電圧ＶＳＳと接続されている．第４のプッシュプル
段の第１および第２の電圧出力端はパリティ検査モジュ
ールの第１および第２のそれぞれ相補性の出力端ＯＵＴ
、ＯＵＴＱを形成している．その他のプッシュプル段は
いま、一方のプッシュプル段のそれぞれ第１および第２
の電圧出力端が他方のプッシュプル段のそれぞれ第１お
よび第２の電圧入力端と接続されているようにインター
リンクされている． 例として、すべてのプッシュプル段の構成に対して第１
の段は等しい導電形の４つの電界効果トランジスタから
構成されでおり、第１および第２の電界効果トランジス
タＴＩ，Ｔ２は第１の直列回路を、また第３および第４
の電界効果トランジスタＴ３、Ｔ４は第２の直列回路を
形成している．両直列回路は並列に接続されでおり、第
１の電界効果トランジスタＴＩの１つの端子および第４
の電界効果トランジスタＴ４の１つの端子は第１の共通
端子を、また第２の電界効果トランジスタＴ２の１つの
端子および第３の電界効果トランジスタＴ３の１つの端
子は第２の共通端子を形成している．第１の共通端子は
第１の電圧入力端を形成しており、また第１の段におい
て電圧Ｖ１１ｌ＋と接続されでおり、他方において第２
の共通端子は第２の電圧入力端を形成しており、また第
２の電圧、この場合には接地Ｖ。と接続されている．第
１の直列回路の中央端子はすぐ次のプッシュプル段の電
圧人力端と接続される第１の電圧出力端を形成しており
、他方において第２の直列回路の中央端子は第１のプッ
シュプル段の第２の電圧出力端を形成しており、またす
ぐ次のプッシュプル段の第２の電圧人力端に接続されて
いる．第２の電界効果トランジスタＴ２のゲート端子お
よび第４の電界効果トランジスタＴ４のゲート端子は第
１のデータ入力端ＩＮＩと、また第１の電界効果トラン
ジスタＴ１．ｋよび第３の電界効果トランジスタＴ３の
ゲート端子は共通に相補性の第２のデータ人力端ＩＮＱ
Ｉを形成している．その他のプッシュプル段は同じく等
しい導電形のそれぞれ４つの電界効果トランジスタから
構成されでおり、ここでも入力端ＩＮ２、ＩＮＱ２なら
びにＩＮ３、ＩＮＱおよびＩＮ４、Ｉ　ＮＱ４はそれぞ
れ相補性のデータ入力端を形成している． インターリンクされたプッシュプル段の機能の仕方を第
１の段を代表例として説明する。第１の電界効果トラン
ジスタ入力端ＩＮＩには１つの高信号が、また第１の反
転された電界効果トランジスタ入力端ＩＮＱＩには１つ
の低信号が与えられるものとする．これらの入力信号を
与えられると、電界効果トランジスタＴ２およびＴ４は
導通し、また電界効果トランジスタＴ１およびＴ３は遮
断？る．その結果、両電界効果トランジスタＴＩとＴ２
との間の中央端子に位置している第１の電圧出力端は接
地に等しい１つの電圧ＶＳＳと接続されでおり、他方に
おいてそれに対して両電界効果トランジスタＴ３とＴ４
との間の中央端子における第２の電圧出力端は電圧Ｖ．
と接続されている．第１のデータ入力端ＩＮＩが１つの
低信号を、また相補性の第２のデータ入力端ＩＮＱＩが
１つの高信号を与えられる場合には、第１の電圧出力端
には電圧ＶＤＩ＋を有する１つの信号が、また第２の電
圧出力端には電圧ＶｔＳを有する１つの信号が現れる．
プッシュプル段のインターリンクにより、偶数の高また
は低信号が入力端ＩＮ１、ＩＮ２、ＩＮ３またはＩＮ４
またはその相補性のデータ人力端に与えられた際に、こ
のパリティ検査モジュールノ出力端ＯＵＴに電圧ｖ，，
、出力端ＯＵＴＱに電圧Ｖ■が現れるようにすることが
できる．それに対して、奇数の高または低信号がこれら
のデータ人力端または相補性のデータ人力端に与えられ
ると、出力ｉ０ＵＴにはＶ．に相当する１つの電圧信号
が現れ、他方において出力端ＯＵＴＱには■，ｓを有す
る１つの電圧信号が現れる．これらの４つのインターリ
ンクされたプッシュプル段の論理的出力挙動はこうして
正確に第４図中の３つの接続されたＸＯＲゲートに一致
している．前記のように２２つのインターリンクされた
ブッシェプル段は１つのＸＯＲゲートを形成し、また４
つは１つのパリテイ検査モジュールを形成している．同
じく指摘すべきこととして、インターリンクされたプッ
シュプル段により直列に１つのパリテイ検査画路をｌつ
の結果ベクトルの１つのビットを求めるため構成するこ
とが可能である．このために全体で１６の互いにインタ
ーリンクされたプッシュプル段が必要であり、個々の段
は第５図中に示されている仕方で互いに接続される．検
査マトリックスの各行は１つのパリテイ検査回路に相当
するので、最小化ステップにより並列検査装置はその回
路費用を最適化され得る．検査マトリックスを４区間に
分割すると、５つの行に分割され得る各４つの列ごとに
４つの区間が生ずる．この際に認識されるように、検査
マトリックスのこれらの４区間の行ｌないし行３は等し
く、このことはパリテイ検査回路がすべての４つの区間
で同一であってよいことを意味する．このことは特にモ
ジエラーな構成に非常に役立つ．第６図には１６ビット
幅を有する最小化された並列検査装置の１つの部分回路
が示されている。第２図からのパリティ検査モジュール
ＰＭＩないしＰＭ４、ＰＭ６ないしＰＭ９およびＰＭ１
１ないしＰＭＩ４は、第６図による４つのこのような回
路により置換される．第１の部分回路はそれぞれメモリ
セルから読出された情報のビットＢ１、Ｂ２、Ｂ３およ
びＢ４と接続されでおり、他方において第２の部分回路
はビットＢ５、Ｂ６、Ｂ７およびＢ８と、第３の部分回
路はビットＢ９、Ｂ１０、Ｂ１１およびＢ１２と、また
最後に第４の部分回路はビットＢ１３、Ｂ１４、Ｂ１５
″およびＢ１６と接続されている。第１の部分回路の出
力端には第２図中のＡ１、Ａ５およびＡ９に相当する出
力が生じ、他方において第２の部分回路の出力端にはＡ
２、Ａ６およびＡ１０からの出力信号が生ずる，第３の
部分回路は出力Ａ３、Ａ７およびＡ１１を、また第４の
部分回路は出力Ａ４、Ａ８およびＡｔ２を供給する．こ
れらの出力と第２図からのパリテイ検査モジュールＰＭ
５、ＰＭ１０およびＰＭ１５ならびに２つの付属のＸＯ
ＲゲートＸＯＲｌおよびＸＯＲ２との接続は、１つの完
全な並列検査装置をｔｌ威するため、そこに示されてい
るように行われる．１つの個別の部分回路はいま４つの
ＸＯＲゲートＸＯＲ３、ＸＯＲ４、ＸＯＲ５およびＸＯ
Ｒ６により構成される．この際に最初の３つのＸＯＲゲ
ートＸＯＲ３，ＸＯＲ４およびｘＯＲ５は入力範囲内に
接続されでおり、他方において第４のＸＯＲゲートＸＯ
Ｒ６は両ゲートＸＯＲ３およびＸＯＲ４の後に接続され
ている，ＢｌおよびＢ２またはＢ５、Ｂ６などと接続さ
れている最初の両入力はＸＯＲゲートＸＯＲ３に接続さ
れ、他方においてＸＯＲゲートＸＯＲ４にはビットＢ３
、Ｂ４またはＢ７、Ｂ８などが接続されている．第３の
ＸＯＩ？ゲートＸＯＲ５は最後にそれぞれ両ＸＯＲゲー
トの第２の端子により接続され、従ってそれには入力Ｂ
２、Ｂ４またはＢ６、Ｂ８などが接続されている，ＸＯ
ＲゲートＸＯＲ３の出力端およびＸＯＲゲートＸＯＲ４
の出力端はそれぞれＸＯＲゲートＸＯＲ６の人力端の１
つに接続され、その出力端は第１の部分回路の出力Ａ１
または第２の部分回路のなかの出力Ａ２などを供給する
．第１の部分回路のＸＯＲゲートＸＯＲ４の出力端は出
力Ａ９を形成しており、または第２の部分回路のなかで
出力Ａ１０などを形成している．最後に出力端ＸＯＲ５
は第１の部分回路のなかの出力Ａ５または第２の部分回
路のなかの出力Ａ６を、また相応に第３および第４の部
分回路のなかの出力Ａ７および八８を形成している．第
６図に示されている部分回路により、４×４、すなわち
全体で１６のゲートを有する入力範囲を構成することが
可能であり、このことは特に並列検査装置の構成の際に
占有面積の節減をもたらす。

【図面の簡単な説明】

第１図は結果ベクトルを求めるための本発明による方法
の原理を示す図、第２図は誤り補正コードとしてハξン
グコードを使用した、結果ベクトルを求めるための１６
ビット幅を有する並列検査装置の一例の全体構成を示す
図、第３図は１つの結果ベクトルの１つのビットを求め
るための１６ビットのパリテイ検査画路の一例の構成を
示す図、第４図はパリテイ検査画路に対する１つのパリ
ティ検査モジュールを実現するための第１の可能性を示
す図、第５図はパリテイ検査画路に対する１つのパリテ
ィ検査モジュールを実現するための第２の可能性を示す
図、第６図は１６ビット幅を有する最小化された並列検
査装置の部分回路を示す図である． Ａ・・・出力端 Ｅ・・・結果ベクトル ＩＮ，ＩＮＱ・・・データ入力端 ＯＵＴ，ＯＵＴＱ・・・パリティ検査モジュール出力端 ＰＭ・・・パリティ検査モジュール Ｔ・・・電界効果トランジスタ ＸＯＲ・・・ＸＯＲゲート ＦＩＧ　１ ＦＩＧ３ ＦＩＧ４

Claims (1)

1. 【特許請求の範囲】 １）１つのメモリのメモリセルの並列検査のための方法
   であって、メモリがメモリセルの群に分けられ、またメ
   モリセルの１つの群がメモリのワード線および（または
   ）ビット線のアドレス指定により能動化され、それぞれ
   群のすべてのメモリセルのなかに１つの検査パターンが
   書込まれ、また群のすべてのメモリセルが続いて読出さ
   れ、また読出された情報が１つの並列検査装置に供給さ
   れ、それによって第１の結果が求められ、検査パターン
   から１つの別の検査パターンが形成され、また別の検査
   パターンが同じ群のすべてのメモリセルのなかに書込ま
   れ、また同じ群のすべてのメモリセルから続いて再び読
   出され、また読出された情報が並列検査装置に供給され
   、それによって第２の結果が求められる並列検査方法に
   おいて、検査パターンおよび別の検査パターンが自由に
   選択可能なデータビットを有する各１つのコードワード
   から構成されており、別の検査パターンが検査パターン
   の１の補数から形成され、また第１および第２の結果が
   第１および第２の結果ベクトルを表し、第１および第２
   の結果ベクトルが誤り数の決定のために、またメモリセ
   ルの群のなかの誤りがあるメモリセルの決定のために利
   用されることを特徴とするメモリセルの並列検査方法。 ２）第１および第２の結果ベクトルが、群のメモリセル
   から読出された情報または読出された別の情報と１つの
   誤り補正されたコードにより予め定められた１つの検査
   マトリックスとの間の１つのモジェロ・２・マトリック
   ス乗算から形成されることを特徴とする請求項１記載の
   方法。 ３）第１および第２の結果ベクトルがメモリセルのその
   他の群に対して求められ、また誤り数の決定のために、
   またメモリセルの残りの群のなかの誤りがあるメモリセ
   ルの決定のために利用されることを特徴とする請求項１
   または２記載の方法。 ４）１つのコードワードが自由に選択可能なデータビッ
   トを有する１つのデータベクトルと予め定められた冗長
   ビットを有する１つの冗長ベクトルとから合成されてお
   り、冗長ベクトルが１つの誤り補正されたコードにより
   予め定められた１つの冗長マトリックスとコードワード
   との間の１つのモジュロ・２・マトリックス乗算から求
   められ、第１および第２の結果ベクトルが偶数および奇
   数の誤りに対する１つの誤りビットと個別誤りアドレス
   のためのビットとから構成されており、第１および第２
   の結果ベクトルがメモリセルの１つの群のなかで誤り数
   の決定のために、またメモリセルの群のなかの誤りがあ
   るメモリセルの決定のために、第１および第２の結果ベ
   クトルが零である場合には群のなかのすべてのメモリセ
   ルが機能可能であり、両結果ベクトルの１つが零であり
   また両結果ベクトルの他の１つが誤りを示す場合には群
   のなかの１つのメモリセルが機能不可能であり、群のな
   かの機能不可能なメモリセルのアドレスが両結果ベクト
   ルの他方において個別誤りアドレスのビットにより示さ
   れており、１つの結果ベクトルが零に等しくまた別の結
   果ベクトルが２つの誤りを示す場合には群のなかのまさ
   に２つのメモリセルが機能不可能であり、第１および第
   ２の結果ベクトルが１つの誤りを示す場合には群のなか
   の２つまたはそれ以上のメモリセルが機能不可能であり
   、また結果ベクトルのすべてのその他のビット組み合わ
   せに対しては群のなかの２つよりも多いメモリセルが機
   能不可能であるように、利用されることを特徴とする請
   求項１ないし３の１つに記載の方法。 ５）コードワードがハミングコードにより形成され、両
   結果ベクトルの１つが、その第１のビットが零に等しく
   ない場合には奇数の誤りを示し、また両結果ベクトルの
   １つが、その第１のビットが零に等しくまたそのその他
   のビットが零に等しくない場合には偶数の誤りを示すこ
   とを特徴とする請求項４記載の方法。 ６）メモリセルの１つの群が４×４ビットワードから成
   っており、またメモリセルから読出される情報が４×４
   ビットワードとして、１６ビット幅を有する並列検査装
   置に供給され、またコードワードが１１ビット輻の１つ
   のデータベクトルと５ビット幅の１つの冗長ベクトルと
   を含んでいることを特徴とする請求項１ないし５の１つ
   に記載の方法。 ７）請求項１ないし６の１つに記載の方法を実施するた
   めの装置において、並列検査装置が検査マトリックスの
   行数により予め定められた数の検査回路から成っており
   、また検査マトリックスの各行が１つのパリテイ検査回
   路に対応付けられており、群のメモリセルから読出され
   た情報と検査マトリックスとの間のモジェロ・２・マト
   リックス乗算の形成が、検査マトリックスの１つの行に
   属するパリテイ検査回路の各１つの入力端が１つの群の
   メモリセルの各１つの出力端に対応付けられており、ま
   たまさに検査マトリックスの行の当該の列が１つの“１
   ”を有するときには互いに接続され、またまさに検査マ
   トリックスの行の当該の列が１つの“０”を有するとき
   には互いに接続されないように実現されており、また各
   １つのパリテイ検査回路の出力端から結果ベクトルの１
   つの要素が取り出され得ることを特徴とするメモリセル
   の並列検査のための装置。 ８）パリテイ検査回路の少なくとも１つがカスケード化
   されたパリテイ検査モジュールからツリー状に構成され
   ていることを特徴とする請求項７記載の装置。 ９）並列検査装置が群のメモリセルからの読出される情
   報に対して１６ビットの幅を有し、また結果ベクトル（
   Ｅ１、Ｅ２、Ｅ３）の第１、第２および第３の要素がそ
   れぞれ第１、第２および第３のパリテイ検査回路から取
   り出し可能であり、各パリテイ検査回路が５つのパリテ
   イ検査モジュールから構成されており、それぞれ最初の
   ４つのパリテイ検査モジュールは出力端で第５のパリテ
   イ検査モジュールの入力端に接続されており、また第５
   のパリテイ検査モジュールの出力端はそれぞれパリテイ
   検査回路の１つの出力端を形成しており、第１のパリテ
   イ検査回路の第１のパリテイ検査モジュール（ＰＭ１）
   が群のメモリセルの１６ビットの読出される情報のビッ
   ト１ないし４（Ｂ１・・・Ｂ４）に対する入力端を有し
   、第１のパリテイ検査回路の第２のパリテイ検査モジュ
   ール（ＰＭ２）が群のメモリセルの１６ビットの読出さ
   れる情報のビット５ないし８（Ｂ５・・・Ｂ８）に対す
   る入力端を有し、第１のパリテイ検査画路の第３のパリ
   テイ検査モジュール（ＰＭ３）が群のメモリセルの１６
   ビットの読出される情報のビット９ないし１２（Ｂ９・
   ・・Ｂ１２）に対する入力端を有し、第１のパリテイ検
   査回路の第４のパリテイ検査モジュール（ＰＭ４）が群
   のメモリセルの１６ビットの読出される情報のビット１
   ３ないし１６（Ｂ１３・・・Ｂ１６）に対する入力端を
   有し、第２のパリテイ検査回路の第１、第２、第３およ
   び第４のパリテイ検査モジュール（ＰＭ６、ＰＭ７、Ｐ
   Ｍ８、ＰＭ９）のそれぞれ第１および第３の入力端が１
   つの固定の電圧値に接続されており、また第２のパリテ
   イ検査回路の第１のパリテイ検査モジュール（ＰＭ６）
   の第２の入力端が読出される情報のビット２（Ｂ２）と
   、またその第４の入力端がビット４（Ｂ４）と接続され
   ており、第２のパリテイ検査回路の第２のパリテイ検査
   モジュール（ＰＭ７）の第２の入力端が読出される情報
   のビット６（Ｂ６）と、またその第４の入力端がビット
   ８（Ｂ８）と接続されており、第２のパリテイ検査回路
   の第３のパリテイ検査モジュール（ＰＭ８）の第２の入
   力端が読出される情報のビット１０（Ｂ１０）と、また
   その第４の入力端がビット１２（Ｂ１２）と接続されて
   おり、第２のパリテイ検査回路の第４のパリテイ検査モ
   ジュールの第２の入力端が読出される情報のビット１４
   （Ｂ１４）と、またその第４の入力端がビット１６（Ｂ
   １６）と接続されており、第３のパリテイ検査回路の第
   １、第２、第３および第４のパリテイ検査モジュール（
   ＰＭ１１、ＰＭ１２、ＰＭ１３、ＰＭ１４）のそれぞれ
   第１および第２の入力端が１つの固定の電圧値に接続さ
   れており、また第３のパリテイ検査回路の第１のパリテ
   イ検査モジュール（ＰＭ１１）の第３の入力端が読出さ
   れる情報のビット３（Ｂ３）と、またその第４の入力端
   がビット４（Ｂ４）と接続されており、第３のパリテイ
   検査回路の第２のパリテイ検査モジュール（ＰＭ１２）
   の第３の入力端が読出される情報のビット７（Ｂ７）と
   、またその第４の入力端がビット８（Ｂ８）と接続され
   ており、第３のパリテイ検査回路の第３のパリテイ検査
   モジュール（ＰＭ１３）の第３の入力端が読出される情
   報のビット１１（Ｂ１１）と、またその第４の入力端が
   ビット１２（Ｂ１２）と接続されており、第４のパリテ
   イ検査モジュール（ＰＭ１４）の第３の入力端が読出さ
   れる情報のビット１５（Ｂ１５）と、またその第４の入
   力端がビット１６（Ｂ１６）と接続されており、第４お
   よび第５の結果ベクトルの要素がそれぞれ１つのＸＯＲ
   ゲートの１つの出力端から取り出し可能であり、結果ベ
   クトルの第４の要素（Ｅ４）に対する一方のＸＯＲゲー
   ト（ＸＯＲ１）の第１の入力端は第１のパリテイ検査回
   路の第２のパリテイ検査モジュール（ＰＭ２）の出力端
   （Ａ２）と、またそのＸＯＲゲート（ＸＯＲ１）の第２
   の入力端は第１のパリテイ検査回路の第４のパリテイ検
   査モジュール（ＰＭ４）の出力端（Ａ４）と接続されて
   おり、結果ベクトルの第５の要素（Ｅ５）に対する他方
   のＸＯＲゲート（ＸＯＲ２）の第１の入力端は第１のパ
   リテイ検査回路の第３のパリテイ検査モジュール（ＰＭ
   ３）の出力端（Ａ３）と、またそのＸＯＲゲート（ＸＯ
   Ｒ２）の第２の人力端は第１のパリテイ検査回路の第４
   のパリテイ検査モジュール（ＰＭ４）の出力端（Ａ４）
   と接続されていることを特徴とする請求項７または８記
   載の装置。 １０）並列検査装置が群のメモリセルからの読出される
   情報に対して１６ビットの輻を有し、また結果ベクトル
   （Ｅ１、Ｅ２、Ｅｓ）の第１、第２および第３の要素が
   それぞれ第１、第２および第３のパリテイ検査モジュー
   ル（ＰＭ５、ＰＭ１０、ＰＭ１５）から取り出し可能で
   あり、第１、第２および第３のパリテイ検査モジュール
   の前に４つの各等しく構成された論理回路が接続されて
   おり、各論理回路が第１、第２、第３および第４の入力
   端および第１、第２および第３の出力端を有し、群のメ
   モリセルの１６ビットの読出される情報のそれぞれビッ
   ト１ないし４（Ｂ１・・・Ｂ４）が第１の論理回路のそ
   れぞれ第１、第２、第３および第４の入力端に、群のメ
   モリセルの１６ビットの読出される情報のそれぞれビッ
   ト５ないし８（Ｂ５・・・Ｂ８）が第２の論理回路のそ
   れぞれ第１、第２、第３および第４の入力端に、群のメ
   モリセルの１６ビットの読出される情報のそれぞれビッ
   ト９ないし１２（Ｂ９・・・Ｂ１２）が第３の論理回路
   のそれぞれ第１、第２、第３および第４の入力端に、群
   のメモリセルの１６ビットの読出される情報のそれぞれ
   ビット１３ないし１６（Ｂ１３・・・Ｂ１６）が第４の
   論理回路のそれぞれ第１、第２、第３および第４の入力
   端に接続されており、それぞれ第１、第２、第３および
   第４の論理回路の第１の出力端が第１のパリテイ検査モ
   ジュール（ＰＭ５）に、それぞれ第１、第２、第３およ
   び第４の論理回路の第２の出力端が第２のパリテイ検査
   モジュール（ＰＭ１０）に、またそれぞれ第１、第２、
   第３および第４の論理回路の第３の出力端が第３のパリ
   テイ検査モジュール（ＰＭ１５）に接続されており、第
   ４および第５の結果ベクトル（Ｅ４、Ｅ５）の要素がそ
   れぞれ１つのＸＯＲゲート（ＸＯＲ１）の１つの出力端
   から取り出し可能であり、結果ベクトルの第４の要素（
   Ｅ４）に対する一方のＸＯＲゲート（ＸＯＲ１）の第１
   の入力端は第２の論理回路の第１の出力端と、また同じ
   ＸＯＲゲート（ＸＯＲ１）の第２の入力端は第４の論理
   回路の第１の出力端と接続されており、また結果ベクト
   ルの第５の要素（Ｅ５）に対する他方のＸＯＲゲート（
   ＸＯＲ２）の第１の入力端は第３の論理回路の第１の出
   力端と、また同じＸＯＲゲート（ＸＯＲ２）の第２の入
   力端は第４の論理回路の第１の出力端と接続されている
   ことを特徴とする請求項７記載の装置。 １１）１つの論理回路が４つのＸＯＲゲート（ＸＯＲ３
   、ＸＯＲ４、ＸＯＲ５、ＸＯＲ６）を含んでおり、１つ
   の論理回路の第１のＸＯＲゲート（ＸＯＲ３）がそれぞ
   れ第１および第２の入力端で１つの論理回路の第１およ
   び第２の入力端を、また１つの論理回路の第２のＸＯＲ
   ゲート（ＸＯＲ４）がそれぞれ第１および第２の入力端
   で１つの論理回路の第３および第４の入力端を形成して
   おり、第３のＸＯＲゲート（ＸＯＲ５）がそれぞれ１つ
   の論理山路の第１および第２のＸＯＲゲート（ＸＯＲ３
   、ＸＯＲ４）の第２の入力端と接続されており、１つの
   論理回路の第１および第２のＸＯＲゲート（ＸＯＲ３、
   ＸＯＲ４）のそれぞれ１つの出力端が１つの論理回路の
   第４のＸＯＲゲート（ＸＯＲ６）のそれぞれ１つの入力
   端に接続されており、またこの第４のＸＯＲゲート（Ｘ
   ＯＲ６）の１つの出力端が１つの論理回路の第１の出力
   端を形成しており、１つの論理回路の第３のＸＯＲゲー
   ト（ＸＯＲ５）の１つの出力端が１つの論理回路の第２
   の出力端を形成しており、１つの論理回路の第２のＸＯ
   Ｒゲート（ＸＯＲ４）の１つの出力端が１つの論理回路
   の第３の出力端を形成していることを特徴とする請求項
   １０記載の装置。 １２）結果ベクトルの第５の要素（Ｅ５）に対する他方
   のＸＯＲゲート（ＸＯＲ２）が第１のパリテイ検査回路
   の第５のパリテイ検査モジュール（ＰＭ５）の部分であ
   ることを特徴とする請求項９ないし１１の１つに記載の
   装置。 １３）パリテイ検査モジュールが各々第１、第２および
   第３のＸＯＲゲートから構成され、ＸＯＲゲートが２つ
   の入力端および１つの出力端を有し、また第１のＸＯＲ
   ゲート（ＸＯＲ１′）の出力端が第３のＸＯＲゲート（
   ＸＯＲ３′）の第１の入力端に、また第２のＸＯＲゲー
   ト（ＸＯＲ２′）の出力端が第３のＸＯＲゲート（ＸＯ
   Ｒ３′）の第２の入力端に接続されており、第１のＸＯ
   Ｒゲート（ＸＯＲ１′）の第１および第２の入力端（Ｅ
   １、Ｅ２）および第２のＸＯＲゲート（ＸＯＲ２′）の
   第１および第２の入力端（Ｅ３、Ｅ４）がパリテイ検査
   モジュールの入力端を、また第３のＸＯＲゲート（ＸＯ
   Ｒ３′）の１つの出力端がその出力端（Ａ）を形成して
   いることを特徴とする請求項７ないし１２の１つに記載
   の装置。 １４）パリテイ検査モジュールが各々４つのインターリ
   ンクされたプッシュプル段から構成されており、２つの
   インターリンクされたプッシュプル段が１つのＸＯＲ機
   能を形成しており、各プッシュプル段が第１および第２
   の電圧入力端、第１および第２の電圧出力端および第１
   および第２のデータ入力端を含んでおり、また第１のプ
   ッシュプル段の第１の電圧入力端が第１の電圧（Ｖ＿Ｄ
   ＿Ｄ）と、また第１のプッシュプル段の第２の電圧入力
   端が第２の電圧（Ｖ＿Ｓ＿Ｓ）と接続されでおり、第４
   のプッシュプル段の第１および第２の電圧出力端がパリ
   テイ検査モジュールの第１および第２のそれぞれ相補性
   の出力端（ＯＵＴ、ＯＵＴＱ）を形成しており、プッシ
   ュプル段が、一方のプッシュプル段のそれぞれ第１およ
   び第２の電圧入力端が他方のプッシュプル段のそれぞれ
   第１および第２の電圧出力端と接続されているようにイ
   ンターリンクされており、また第４のプッシュプル段の
   それぞれ第１および第２の互いに相補正のデータ入力端
   （ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４；ＩＮＱ１、ＩＮＱ
   ２、ＩＮＱ３、ＩＮＱ４）がパリテイ検査モジュールの
   入力端を形成していることを特徴とする請求項７ないし
   １２の１つに記載の装置。 １５）１つのプッシュプル段が等しい導電形の４つの電
   界効果トランジスタから構成されており、第１および第
   ２の電界効果トランジスタ（Ｔ１、Ｔ２）が第１の直列
   回路を、また第３および第４の電界効果トランジスタ（
   Ｔ３、Ｔ４）が第２の直列回路を形成しており、第１お
   よび第２の直列回路が並列に接続されており、第１の電
   界効果トランジスタ（Ｔ１）の１つの端子および第４の
   電界効果トランジスタ（Ｔ４）の１つの端子が第１の共
   通端子を、また第２の電界効果トランジスタ（Ｔ２）の
   １つの端子および第３の電界効果トランジスタ（Ｔ３）
   の１つの端子が第２の共通端子を形成しており、第１の
   共通端子が第１の電圧入力端を、また第２の共通端子が
   第２の電圧入力端を形成しており、第１の直列回路の中
   央端子が１つのプッシュプル段の第１の電圧出力端を、
   第２の直列回路の中央端子がその第２の電圧出力端を成
   しており、第１の電界効果トランジスタ（Ｔ１）のゲー
   ト端子および第３の電界効果トランジスタ（Ｔ３）のゲ
   ート端子が共通に第１のデータ入力端（ＩＮ１）を、ま
   た第２の電界効果トランジスタ（Ｔ２）のゲート端子お
   よび第４の電界効果トランジスタ（Ｔ４）のゲート端子
   が共通に第２のデータ入力端（ＩＮＱ１）を形成してい
   ることを特徴とする請求項１４記載の装置。 １６）プッシュプル段の電界効果トランジスタがｎチャ
   ネル電界効果トランジスタであり、また固定電圧値が基
   準電位（接地）により形成されることを特徴とする請求
   項１５記載の装置。 １７）プッシュプル段の電界効果トランジスタがｐチャ
   ネル電界効果トランジスタであり、また固定電圧値が作
   動電圧により形成されることを特徴とする請求項１５記
   載の装置。