JPH0329209B2 - - Google Patents
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- Publication number
- JPH0329209B2 JPH0329209B2 JP59038826A JP3882684A JPH0329209B2 JP H0329209 B2 JPH0329209 B2 JP H0329209B2 JP 59038826 A JP59038826 A JP 59038826A JP 3882684 A JP3882684 A JP 3882684A JP H0329209 B2 JPH0329209 B2 JP H0329209B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- phase
- controlled oscillator
- vco
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、位相同期ループ回路における電圧制
御発振器の発振制御回路に関するものである。
御発振器の発振制御回路に関するものである。
（背景技術）
従来、位相同期ループ回路（以下PLLと呼ぶ）
は第１図に示す回路系であつた。１はPLLの入
力信号源（TTLレベルの矩形波）、２はPLLの入
力端子、３は位相比較器（以下P.Cと呼ぶ）、４
はP.Cの第１の入力端子、５はP.Cの第２の入力
端子、６はP.Cの出力端子、７は低域通過フイル
タ（以下LPFと呼ぶ）、８はLPFの入力端子、９
はLPFの出力端子、１０は直流増幅器（以下DC
アンプと呼ぶ）、１１はDCアンプの入力端子、１
２はDCアンプの出力端子、１３は発振周波数制
御回路（７と１０を含んだ部分とする）、１４は
電圧制御発振器（以下VCOと呼ぶ）、１５は
VCOの制御入力端子、１６はVCOの発振出力端
子、１７はP.Cの動作電源電圧V1、１８は発振周
波数制御回路とVCOの動作電源電圧V2、また、
R1，R2，R3，R4はDCアンプの利得（以下Ａとす
る）設定用抵抗器、さらに、RV１，R5はVCO発
振中心電圧設定用の半固定抵抗器および抵抗器で
あり、Q1，Q2はNPN型トランジスタである。
は第１図に示す回路系であつた。１はPLLの入
力信号源（TTLレベルの矩形波）、２はPLLの入
力端子、３は位相比較器（以下P.Cと呼ぶ）、４
はP.Cの第１の入力端子、５はP.Cの第２の入力
端子、６はP.Cの出力端子、７は低域通過フイル
タ（以下LPFと呼ぶ）、８はLPFの入力端子、９
はLPFの出力端子、１０は直流増幅器（以下DC
アンプと呼ぶ）、１１はDCアンプの入力端子、１
２はDCアンプの出力端子、１３は発振周波数制
御回路（７と１０を含んだ部分とする）、１４は
電圧制御発振器（以下VCOと呼ぶ）、１５は
VCOの制御入力端子、１６はVCOの発振出力端
子、１７はP.Cの動作電源電圧V1、１８は発振周
波数制御回路とVCOの動作電源電圧V2、また、
R1，R2，R3，R4はDCアンプの利得（以下Ａとす
る）設定用抵抗器、さらに、RV１，R5はVCO発
振中心電圧設定用の半固定抵抗器および抵抗器で
あり、Q1，Q2はNPN型トランジスタである。
動作としては以下の通りである。すなわち、１
の入力信号とVCOの出力信号の位相差はP.Cで検
出されLPFで直流にした後、DCアンプでＡ倍さ
せてVCOの制御入力端子に印加され、１の入力
信号とVCOの出力信号の周波数が等しい状態で
位相同期する。この場合、DCアンプとしては差
動１段アンプを例に挙げた。
の入力信号とVCOの出力信号の位相差はP.Cで検
出されLPFで直流にした後、DCアンプでＡ倍さ
せてVCOの制御入力端子に印加され、１の入力
信号とVCOの出力信号の周波数が等しい状態で
位相同期する。この場合、DCアンプとしては差
動１段アンプを例に挙げた。
この様な発振周波数制御回路の場合、DCアン
プはLPFの出力電圧変化をＡ倍した電圧変化を
VCOの制御入力端子に印加する働きを有する。
この場合、差動アンプの性質により以下に示す欠
点がある。
プはLPFの出力電圧変化をＡ倍した電圧変化を
VCOの制御入力端子に印加する働きを有する。
この場合、差動アンプの性質により以下に示す欠
点がある。
(1) DCアンプの出力電圧Ｖとする可変範囲は次
式となる。
式となる。
V2Ｖ＞R5／Ｒ＋R5×V2 …(1)
但し、ＲはRV1の抵抗値である。従つて、電
源V2が変動すると直接(1)式の下限が、電源V2
の変動のR5／（Ｒ＋R5）倍となつて変化し、
VCOの制御可能範囲が変動することとなり、
PLLとしての周波数引込範囲に影響が出る。
すなわち、電源変動に対して非常に弱い回路形
式であつた。
源V2が変動すると直接(1)式の下限が、電源V2
の変動のR5／（Ｒ＋R5）倍となつて変化し、
VCOの制御可能範囲が変動することとなり、
PLLとしての周波数引込範囲に影響が出る。
すなわち、電源変動に対して非常に弱い回路形
式であつた。
(2) VCOの種類（V2が変化する場合なども含む）
を変えたい場合、VCOの発振中心電圧が式(1)
の下限以下となると、DCアンプの出力を抵抗
器などで分圧する必要が生じ、PLLのループ
特性を再設計することとなり、VCOの選択自
由度が小さい。
を変えたい場合、VCOの発振中心電圧が式(1)
の下限以下となると、DCアンプの出力を抵抗
器などで分圧する必要が生じ、PLLのループ
特性を再設計することとなり、VCOの選択自
由度が小さい。
(3) LPFの出力電圧可変範囲は式(1)のＶの可変
範囲の１／Ａとなり、P.Cの位相比較領域が制
限されてしまう。
範囲の１／Ａとなり、P.Cの位相比較領域が制
限されてしまう。
以上の３点が主な欠点であつた。
（発明の課題）
本発明の目的は従来の技術の上記欠点を改善す
るもので、その要点は、直流増幅器の動作を電圧
演算（入力電圧に線形操作を加え出力電圧とす
る）から電流演算（入力電圧を電流に変換したの
ち線形操作を加え、再び電圧に変換し出力電圧と
する）に変更することにある。
るもので、その要点は、直流増幅器の動作を電圧
演算（入力電圧に線形操作を加え出力電圧とす
る）から電流演算（入力電圧を電流に変換したの
ち線形操作を加え、再び電圧に変換し出力電圧と
する）に変更することにある。
（発明の構成および作用）
第２図はこの発明の実施例であり、１〜９，１
１〜１８は第１図で述べたものと同一のものであ
る。Ｄ１は基準電圧ツエナーダイオード、10は本
発明による直流増幅器、R8はＤ１用バイアス抵
抗器、RV２は基準電圧を電流に変換するための
固定抵抗器、R6はLPFの出力電圧を電流に変換
するための抵抗器、Q3，Q4はRV２，R6により変
換された電流同志の加算用PNP型トランジスタ
であり、R7は加算された電流を電圧に変換する
ための抵抗器である。
１〜１８は第１図で述べたものと同一のものであ
る。Ｄ１は基準電圧ツエナーダイオード、10は本
発明による直流増幅器、R8はＤ１用バイアス抵
抗器、RV２は基準電圧を電流に変換するための
固定抵抗器、R6はLPFの出力電圧を電流に変換
するための抵抗器、Q3，Q4はRV２，R6により変
換された電流同志の加算用PNP型トランジスタ
であり、R7は加算された電流を電圧に変換する
ための抵抗器である。
動作は以下の通りである。Q3，Q4のベース〜
エミツタ間電圧を無視し、Q3，Q4に流れる電流
をIQ3，IQ4とすると次式となる。
エミツタ間電圧を無視し、Q3，Q4に流れる電流
をIQ3，IQ4とすると次式となる。
IQ3＝V1−VLPF／R6 …(2)
（但し、VLPFはLPFの出力電圧）
IQ4＝VZ／Ｒ …(3)
（但し、VZはＤ１の基準電圧値、ＲはRV２の抵
抗値） IQ3，IQ4はQ3，Q4により加算され、R7で電圧に
変換されVCOの制御入力端子に印加される。第
１図のDCアンプ利得Ａと第２図の直流増幅器の
利得を等しくするにはR7／R6＝Ａとすればよい。
今、VCOの発振中心電圧をV0とすると次式とな
る。
抗値） IQ3，IQ4はQ3，Q4により加算され、R7で電圧に
変換されVCOの制御入力端子に印加される。第
１図のDCアンプ利得Ａと第２図の直流増幅器の
利得を等しくするにはR7／R6＝Ａとすればよい。
今、VCOの発振中心電圧をV0とすると次式とな
る。
V0＝（IQ3＋IQ4）×R7 …(4)
＝（VLPF／R6＋VZ／Ｒ）×R7 …(5)
IQ4はＲを固定すれば一定電流（VCO制御電圧
中心バイアス電流）であり、R7／R6＝Ａと式(5)
を満足するように設定すれば、第１図のPLLと
同一な特性となる。V0の値により設定出来るの
で前記の欠点(2)は改善される。また、前記の欠点
(1)に対しては、VZが定電圧であるので、電源V2
が変動してもIQ4は一定となり、PLLへの周波数
引込範囲に影響を与えることはない。さらに、前
記の欠点(3)については、P.Cの位相比較領域に相
当するIQ3の変化量はR7に全て供給されるため、
位相比較領域に制限を与えることはない。
中心バイアス電流）であり、R7／R6＝Ａと式(5)
を満足するように設定すれば、第１図のPLLと
同一な特性となる。V0の値により設定出来るの
で前記の欠点(2)は改善される。また、前記の欠点
(1)に対しては、VZが定電圧であるので、電源V2
が変動してもIQ4は一定となり、PLLへの周波数
引込範囲に影響を与えることはない。さらに、前
記の欠点(3)については、P.Cの位相比較領域に相
当するIQ3の変化量はR7に全て供給されるため、
位相比較領域に制限を与えることはない。
（発明の効果）
この発明は以上説明した様に、発振周波数制御
回路を電流演算型としたことにより、電源電圧変
動に強く、VCOの選択の自由度が高く、P.Cの位
相比較領域を有効に活用出来るなどの利点があ
る。また、この回路は特殊なVCO（V1≠V2）を
用いる場合に有効である。
回路を電流演算型としたことにより、電源電圧変
動に強く、VCOの選択の自由度が高く、P.Cの位
相比較領域を有効に活用出来るなどの利点があ
る。また、この回路は特殊なVCO（V1≠V2）を
用いる場合に有効である。
第１図は従来のPLL回路であり、第２図は本
発明を適用した一実施例の回路例である。 R1〜R8；抵抗器、RV１，RV２；可変抵抗器、
Ｄ１；ツエナーダイオード、Q1，Q2；NPN型ト
ランジスタ、Q3，Q4；PNP型トランジスタ。
発明を適用した一実施例の回路例である。 R1〜R8；抵抗器、RV１，RV２；可変抵抗器、
Ｄ１；ツエナーダイオード、Q1，Q2；NPN型ト
ランジスタ、Q3，Q4；PNP型トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 電圧制御発振器と、入力信号と電圧制御発振
器の出力信号との位相差を検出する位相比較器
と、該位相比較器の出力電圧を前記電圧制御発振
器の制御電圧に変換する発振周波数制御回路とに
より位相同期ループ回路を構成し、 前記位相比較器の出力電圧を電流に変換した制
御電流と、前記電圧制御発振器の発振周波数を設
定する制御電圧中心バイアスを設定する電流とを
加算し、この加算電流を電圧に変換し、この電圧
を前記電圧制御発振器の制御電圧とすることによ
り、位相同期ループ回路のループ特性を変えるこ
となく前記制御電圧中心バイアスおよび位相同期
ループ回路の周波数引込範囲を設定することを特
徴とする発振周波数制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038826A JPS60183818A (ja) | 1984-03-02 | 1984-03-02 | 発振周波数制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038826A JPS60183818A (ja) | 1984-03-02 | 1984-03-02 | 発振周波数制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60183818A JPS60183818A (ja) | 1985-09-19 |
| JPH0329209B2 true JPH0329209B2 (ja) | 1991-04-23 |
Family
ID=12536037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038826A Granted JPS60183818A (ja) | 1984-03-02 | 1984-03-02 | 発振周波数制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183818A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5302919A (en) * | 1990-10-23 | 1994-04-12 | Seiko Epson Corporation | VCO having voltage-to-current converter and PLL using same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631232A (en) * | 1979-08-24 | 1981-03-30 | Sony Corp | Pll circuit |
-
1984
- 1984-03-02 JP JP59038826A patent/JPS60183818A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60183818A (ja) | 1985-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |