JPH0329310A - 半導体ウェハ - Google Patents

半導体ウェハ

Info

Publication number
JPH0329310A
JPH0329310A JP1163534A JP16353489A JPH0329310A JP H0329310 A JPH0329310 A JP H0329310A JP 1163534 A JP1163534 A JP 1163534A JP 16353489 A JP16353489 A JP 16353489A JP H0329310 A JPH0329310 A JP H0329310A
Authority
JP
Japan
Prior art keywords
semiconductor wafer
crystal orientation
notch
notch groove
straight line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1163534A
Other languages
English (en)
Other versions
JP2742710B2 (ja
Inventor
Takao Yasue
孝夫 安江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP16353489A priority Critical patent/JP2742710B2/ja
Priority to US07/462,525 priority patent/US5060043A/en
Publication of JPH0329310A publication Critical patent/JPH0329310A/ja
Priority to US07/745,803 priority patent/US5147824A/en
Application granted granted Critical
Publication of JP2742710B2 publication Critical patent/JP2742710B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00Marks applied to devices, e.g. for alignment or identification
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117Shapes of semiconductor bodies
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00Marks applied to devices, e.g. for alignment or identification
    • H10W46/201Marks applied to devices, e.g. for alignment or identification located on the periphery of wafers, e.g. orientation notches or lot numbers
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/115Orientation
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/973Substrate orientation
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/975Substrate or mask aligning feature
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/21Circular sheet or circular blank
    • Y10T428/219Edge structure
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T83/00Cutting
    • Y10T83/04Processes
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T83/00Cutting
    • Y10T83/04Processes
    • Y10T83/0495Making and using a registration cut

Landscapes

  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、半導体ウェハに関するものであり、特に半
導体ウェハの特定の結晶方位を識別するために、半導体
ウェハに設けられる、半導体ウェハの結晶方位識別用マ
ークの改良に関するものである。
[従来の技術] 半導体ウェハには、結晶方位識別の基準となるオリエン
テーションフラットが設けられている。
第6図は、オリエンテーションフラットが設けられた半
導体ウェハの平面図である。この半導体ウェハ1の主面
2の面方位は(100)である。この半導体ウェハ1の
結晶方位の1つである<110〉は、Aで示す方向と、
Aで示す方向に対して直角に交わるBで示す方向にある
。この半導体ウェハ1の外周部の一部を、Aで示す方向
に沿って切断することにより、半導体ウェハ1にオリエ
ンテーションフラット3が設けられる。オリエンテーシ
ョンフラット3は次の2つの働きをする。
まず1つは、半導体装置作製の際に行なわれるリソグラ
フィにおいて、オリエンテーションフラット3は位置合
わせの基準となる。
もう1つは、半導体ウェハを個々の半導体チップにダイ
シングする際には、オリエンテーションフラット3が基
準となる。
しかしながら、半導体ウェハにオリエンテーションフラ
ットを設けると、以下のような問題を生じる。つまり、
オリエンテーションフラットは先ほど述べたように位置
合わせの基準となる。正確な位置合わせを行なうために
は、オリエンテーションフラットはある程度の長さがな
ければならない。このため半導体ウェハにオリエンテー
ションフラットを設ける際に、削られる半導体ウェハの
面積が大きくなる。これにより1枚の半導体ウェハ上に
形成できる半導体チップの数は少なくなる。
また、半導体ウェハにオリエンテーションフラットを設
けることにより、半導体ウェハの外周部は、曲線と直線
とによって規定されることになる。
よって、オリエンテーションフラットが設けられた半導
体ウェハに熱処理をすると、半導体ウエ/\の外周部は
均一に膨張しないため、半導体ウェノ\内部には応力が
発生する。ところで、形状が急変する部分のある部材に
、力を加えると、その部分に応力が集中するという現象
が生じる。オリエンテーションフラットが設けられた半
導体ウェハも、オリエンテーションフラットの部分で半
導体ウェハの形状が急変している。このため半導体ウェ
ハを熱処理すると、オリエンテーションフラットの部分
に応力が集中する。これにより半導体ウェハのうちオリ
エンテトションフラットの部分には、結晶欠陥が発生す
る。結晶欠陥は、スリップラインとなって観察される。
第7図は、スリップラインが発生した半導体ウェハの平
面図である。半導体ウェハ4の主面5の面方位は(10
0)である。半導体ウェハ4の結晶方位の1つである<
110>は、Cで示す方向と、Cの方向に対して直角の
方向であるDで示す方向にある。オリエンテーションフ
ラット6は、半導体ウェハ4の外周部の一部をCで示す
方向に沿って切断することにより形成される。スリップ
ライン7は、半導体ウェハ4のうちオリエンテーション
フラット6の部分に現われている。スリップライン7は
、Dで示す方向に延びている。半導体ウェハ4の外周部
を規定する曲線と不連続になる部分、すなわちオリエン
テーションフラット6の部分は、先程説明したようにあ
る程度の長さがなければならない。よって、半導体ウェ
ハ4の熱処理の際に応力が集中する部分は広範囲となる
ので、スリップライン7は広範囲に発生する。
オリエンテーションフラット以外の結晶方位識別用マー
クを備えた半導体ウェハの先行技術として次の2つのも
のがある。
1つは、特開昭60−119709号公報に記載されて
いる先行技術である。この先行技術は、半導体ウェハに
貫通孔や半円形状の切欠き溝を設けている。この先行技
術においては、これらを半導体ウェハの結晶方位識別用
のマークとしている。
具体的にその内容を以下説明する。特開昭60−119
709号公報には、3つの半導体ウェハが開示されてい
る。1つは、第8図に示すように、外周部が円形をした
半導体ウェハ8の中心部に、結晶方位識別用マークとし
て貫通孔9を設けたものである。貫通孔9の形状は、二
等辺三角形である。二等辺三角形の同じ長さの辺と辺と
が交わる部分が頂点10となっている。頂点10に対向
する位置には辺11がある。辺11と頂点10とを結ぶ
直線が、この半導体ウェハ8の結晶方位を示しているも
のと思われる。
第8図に示す半導体ウェハ8においては、貫通孔9の面
積をオリエンテーションフラットを設けることにより損
失するウェハの面積よりも小さくしている。したがって
半導体ウェハ8の面積損失は、オリエンテーションフラ
ットが設けられた半導体ウェハよりも小さくできる。し
かし、頂点10と辺11との間の距離は短いので、貫通
孔9は結晶方位を正確に示さない。
また、半導体ウェハ8の外周部は円形なので、半導体ウ
ェハ8に熱処理をしても半導体ウェハ8の外周部は均一
に膨張する。よって、半導体ウェハ8内部には応力が発
生しないので、半導体ウェハ8にはスリップラインは発
生しない。
特開昭60−119709号公報に開示されている他の
半導体ウェハは、第9図に示すように、外周部が円形を
した半導体ウェハに結晶方位識別用マークとして貫通孔
と切欠き溝とを設けたものである。半導体ウェハ12の
中心部には円形をした貫通孔13が設けられている。さ
らに半導体ウェハ12の外周部には、半円形状をした切
欠き溝14が設けられている。貫通孔13と切欠き溝1
4とを結ぶ直線が、この半導体ウェハ12の特定の結晶
方位を示しているものと思われる。この直線のうち両端
の部分、つまり貫通孔13と切欠溝14の部分しか半導
体ウェハ12の面積は損失していない。貫通孔13の切
欠溝14とは、結晶方位識別の基準となる直線を特定す
るためのものだから、小さなものであっても構わない。
よって、この結晶方位識別用マークは、オリエンテーシ
ョンフラットに此べ半導体ウェハの面積損失を少なくで
きる。
切欠溝14は先程説明したように、小さなものであって
も構わない。したがって半導体ウェハ12の外周部は、
円形に近い形状なので、半導体ウェハ12に熱処理をし
ても、半導体ウェハ12の外周部はほぼ均一に膨張する
。よって半導体ウェハ12内部に発生する応力は小さい
ので、切欠溝14に応力が集中しても、スリップライン
は発生しにくい。
特開昭60−119709号公報に開示されているさら
に他の半導体ウェハは、第10図に示すように、外周部
が円形をした半導体ウェハ15に結晶方位識別用マーク
として貫通孔を2つ設けたものである。半導体ウェハ1
5の外周部近傍には貫通孔16と貫通孔17とが設けら
れている。貫通孔16と貫通孔17とは、共に円形をし
ている。
貫通孔16と貫通孔17とを結ぶ直線が、この半導体ウ
ェハ15の結晶方位を示しているものと思われる。この
半導体ウェハ15の面積損失を少なくできる理由は、先
ほど説明した第9図に示す半導体ウェハ12と同じ理由
である。また、この半導体ウェハ15にスリップライン
が発生しない理由は、先程説明した第8図に示す半導体
ウェハ8と同じ理由である。
オリエンテーションフラット以外の結晶方位識別用マー
クを備えた半導体ウェハの先行技術の他の1つは、特開
昭63−148614号公報に記載されている。この先
行技術は、以下のようにして、半導体ウェハに結晶方位
識別用マークを付けている。まず、外周部が円形をした
半導体ウェハの主表面の上からX線を半導体ウェハの主
表面に照射する。そして回折されたX線を検知器で測定
することにより、この半導体ウェハの結晶方位を検知す
る。そして結晶方位を示すマークを半導体ウェハの表面
に付ける。この先行技術は、半導体ウェハの表面に結晶
方位を示すマークを付けるので、半導体ウェハの面積損
失はない。また半導体ウェハの外周部の形状は円形なの
で、半導体ウェハを熱処理しても、半導体ウェハの外周
部は均一に膨張する。よって、半導体ウェハ内部には応
力が発生しないので、半導体ウェハにはスリップライン
は発生しない。
[発明が解決しようとする課題] 半導体ウ土ハは、棒状の状態の半導体をスライスするこ
とにより作製する。この棒はかなり長いので、この棒の
長手方向に貫通孔を設けるのは困難である。このため、
半導体ウェハに結晶方位識別用のマークとして貫通孔を
設ける特開昭60−119709号公報に記載の先行技
術においては、半導体ウェハにスライスした段階で、半
導体ウェハに貫通孔を設けなければならない。半導体ウ
ェハ1枚1枚に貫通孔を設けることは、半導体装置の生
産効率が悪くなる。
また、特開昭60−119709号公報に記載の先行技
術のうち、第8図に示す結晶方位識別用マークは、先程
説明したように、オリエンテーションフラットよりも半
導体ウェハの結晶方位を正確に示さない。この結晶方位
識別用マークが結晶方位を正確に示さないのは次の点か
らも言える。
すなわち、第8図に示す結晶方位識別用マークは、辺1
1と頂点10とを結ぶ直線で特定の結晶方位を示してい
る。しかし辺11と頂点1oとを結ぶ直線は何通りもあ
るので、この結晶方位識別用マークは、この点からも結
晶方位を正確に示すことができない。
第9図に示す結晶方位識別用マークも同様である。つま
り円形の貫通孔13と半円形状の切欠き溝14とを結ぶ
直線は何通りもあるので、結晶方位を正確に示すことが
できない。第10図に示す結晶方位識別用マークも全く
同じである。
また特開昭63−148614号公報に記載の先行技術
は、先程説明したように、半導体ウェハの表面に結晶方
位を示すマークを付けている。よってマークは、スライ
ス加工前の棒部材のときは付けられないので、マークは
、半導体ウェハの段階で付けなければならない。したが
って、この先行技術においても半導体ウェハ1枚1枚に
マークを付けなければならないので、半導体装置の生産
効率は悪くなる。
また、特開昭63−148614号公報に記載の結晶方
位識別用マークは、どのようなマークを半導体ウェハの
表面に付けるか具体的に開示されていない。したがって
この先行技術によっては、結晶方位を正確に示すことが
できるか否かが不明である。
この発明はかかる従来の問題点を解決するためになされ
たもので、その目的は、スライス加工前の棒部材の状態
のときでも容易に付けることができ、かつ半導体ウェハ
の面積損失を少なくでき、かつスリップラインの発生を
抑える、特定の結晶方位を識別するためのマークを備え
た半導体ウェハを提供することである。
[課題を解決するための手段] この発明は、特定の結晶方位を識別するためのマークを
備えた半導体ウェハに関するものである。
この発明に従った半導体ウェハは外周部が円形となって
いる。
この発明の1つの局面においては、半導体ウェハの外周
部に間を隔てて第1の切欠満と第2の切欠溝とを設ける
。そして、第1の切欠溝と第2の切欠溝とを結ぶ直線が
特定の結晶方位を識別するための基準となっている。
この発明の他の局面においては、半導体ウェハの外周部
に結晶方位を識別するためのマークとなる切欠満を設け
る。この切欠溝は直角に交わる2つの切欠而によってそ
の形状が規定されている。
[作用・効果] この発明の1つの局面においては、半導体ウェハの外周
部に間を隔てて第1の切欠溝と第2の切欠溝とが設けら
れている。そして、第1の切欠溝と第2の切欠溝とを結
ぶ直線が特定の結晶方位を識別するための基準となって
いる。この直線のうち両端の部分、つまり切欠溝の部分
しか半導体ウェハの面積は損失していない。切欠溝は結
晶方位識別の基準となる直線を特定するためのものだか
ら、小さなものであっても構わない。よって、この発明
の1つの局面によれば、半導体ウェハにオリエンテーシ
ョンフラットを設ける場合に比べ、半導体ウェハの面積
損失を少なくできる。
また、切欠溝は先程説明したように小さなものであって
も構わない。したがって、半導体ウェハの外周部は円形
に近い形状になっている。このため半導体ウェハに熱処
理をしても、半導体ウェハの外周部はほぼ均一に膨張す
るので、半導体ウェハ内部に発坐する応力は小さい。よ
って切欠溝に応力が集中しても、スリップラインは発生
しにくい。
さらに、切欠溝は、半導体ウェハの外周部に設けられる
ので、スライス加工前の棒部材の状態のときでも付けら
れる。よって、切欠溝を結晶方位識別用マークにすると
、貫通孔や半導体ウェハの表面に付けられたマークを結
晶方位識別用マークにするのに比べ、半導体装置の生産
効率の向上を図ることができる。
この発明の他の局面においては、半導体ウェハの外周部
に結晶方位を識別するためのマークとなる切欠溝を設け
る。この切欠溝は直角に交わる2つの切矢面によって、
その形状が規定されている。
そして、切欠満を規定する2つの切矢面と半導体ウェハ
の主面とが交わることによって形成される直線が特定の
結晶方位を識別するための基準となっている。
面積損失を少なくするために、切欠き溝はあまり大きく
できない。よって切欠き面と半導体ウェハの主面とが交
わることによって形成される直線を長くすることはでき
ない。したがって、オリエンテーションフラットよりは
りソグラフィの際の位置合わせの精度は劣る。しかしな
がら、一方の切矢面と半導体ウェハの主面とが交わるこ
とによって形威される直線(以下第1基準線という)の
直角方向には、他方の切欠面と半導体ウェハの主面とが
交わることによって形成される直線(以下第2基準線と
いう)がある。よって、半導体ウェハを個々のチップに
ダイシングする際には便利である。すなわち、ダイシン
グは次のように行なえばよい。第1基準線を基準に、半
導体ウェハの表面に切込みを数本平行に入れる。次に第
2基準線を基準に、半導体ウェハの表面に切込みを数本
平行に入れる。このようにした半導体ウェハに曲げ応力
をかけ、個々のチップに分離する。
切欠溝は先程説明したようにあまり大きくない。
したがって、半導体ウェハの熱処理の際に、切欠溝にス
リップラインが発生しにくいのは、この発明の1つの局
面と同じである。
また、結晶方位識別用のマークが切欠満なので、スライ
ス加工前の棒部材の状態のときでも容易に付けることが
できる。よって、貫通孔や半導体ウェハの表面に付けら
れたマークを結晶方位識別用マークにするのに比べ、半
導体装置の生産効率は向上する。特に、この発明の他の
局面においては、半導体ウェハに切欠溝を1箇所設ける
だけなので、この発明の一つの局面に比べ半導体装置の
生産効率はさらにに向上する。
[実施例〕 この発明に従った半導体ウェハの第1実施例を第1図を
用いて以下説明する。半導体ウェハ21の外周部は円形
をしている。円の直径は200mmである。この半導体
ウェハ21はシリコンからできており、主面22の面方
位は(100)である。半導体ウェハ21の外周部には
、第1の切欠き溝23と第2の切欠き溝24とが設けら
れている。第1の切欠き溝23および第2の切欠き溝2
4は、共にV字形をしている。第1切欠き溝23のV字
形の頂点のところは底部25となっている。
第2の切欠き溝24のV字形の頂点のところは底部26
となっている。底部25と底部26とを結ぶ直線27は
、半導体ウェハ21の外周部を規定する円の直径上にあ
る。したがって底部25と底部26とを結ぶ直[27は
、半導体ウェハ21の外周部を規定する円の直径と同程
度の長さになっている。底部25と底部26とを結ぶこ
の直線27が、Eで示す半導体ウェハ21の結晶方位の
1つである<110>を示している。なお、直線27は
想像線である。よって半導体ウェハ21の上に直線27
が描かれているわけではない。<110〉を識別するた
めのマークである第1の切欠き溝23、第2の切欠き溝
24を半導体ウェハ21に設ける方法を第5A図から第
5D図を用いて説明する。
まず、第5A図に示すように、単結晶シリコン棒27を
準備する。単結晶シリコン棒27は外面が研摩されてい
る。
次に、第5B図に示すように単結晶シリコン枠27にX
線を照射し、X線回折によって結晶方位<110>を検
知する。そして第1の切欠き溝23の底部25と第2の
切欠き溝24の底部26とを結ぶ直線が、結晶方位<1
10>を示すように、単結晶シリコン棒27の外周部に
第1の切欠き満23、第2の切欠き溝24を設ける。第
1の切欠き溝23、第2の切欠き溝24は、単結晶シリ
コン棒27の母線に沿って設けられる。なお、第5B図
には、第2の切欠き溝24は現われていない。
次に、第5C図に示すように、111結晶シリコン棒2
7の両端をカットする。そして面方位(100)の面2
2を露出させる。
次に、第5D図に示すように、単結晶シリコン捧27を
スライスし、半導体ウェハ21にする。
以上の工程により、結晶方位<110>を識別するため
のマークである第1の切欠き溝23、第2の切欠き溝2
4が設けられた半導体ウェハ21が作製される。
この実施例の特有の効果を以下説明する。第1図に示す
ように、第1の切欠き溝23、第2の切欠き満24は■
字形をしているので、その底部25、26はそれぞれ一
義的定まる。よって半導体ウェハ21の結晶方位を示す
底部25と底部26とを結ぶ直線27は一義的に定まる
。よって、この実施例によれば、半導体ウェハ21の結
晶方位を正確に表わすことができる。
この実施例においては、底部25と底部26とを結ぶ直
線27が半導体ウェハ21の特定の結晶方位を示してい
る。したがって、底部と底部とを結ぶ直線が半導体ウェ
ハの特定の結晶方位に対して一定角度で交差するように
切欠き溝を設けた場合に比べて、リソグラフィにおける
位置合わせを容易に行なえる。
また、この実施例においては底部25と底部26とを結
ぶ直線27は、半導体ウェハ21の外周部を規定する円
の直径と同じ程度の長さになっている。これは通常のオ
リエンテーションフラットよりも長い。したがってリソ
グラフィにおいて、位置合わせを正確に行なえる。
さらに、オリエンテーションフラットが設けられた半導
体ウェハに熱処理をすると、半導体ウェハの外周部は均
一に膨張しないため、半導体ウェハが反ることがある。
特に半導体ウェハの外周部を規定する円の直径が、20
0mm以上の半導体ウェハの場合は、ウェハが反る量は
無視できなくなる。これに対しこの実施例においては半
導体ウェハの外周部は円形に近い形状なので、熱処理の
際には半導体ウェハの外周部は均一に膨張する。
よって半導体ウェハの外周部を規定する円の直径が大き
くなっても、半導体ウェハの反りの問題はあまりない。
この実施例においては、底部25と底部26とを結ぶ直
線27が、半導体ウェハ21の外周部を規定する円の直
径上に来るように第1の切欠き溝23と第2の切欠き溝
24とを設けた。しかしながら、この発明においてはこ
れに限定されるわけではなく、底部と底部とを結ぶ直線
が、半導体ウェハの外周部を規定する円の直径上に来な
い位置に切欠き溝を設けてもよい。
また第1の切欠き溝23、第2の切欠き溝24は特定の
結晶方位を識別するための基準となる直線27の両端を
特定するためのものだから、第1の切欠き溝23、第2
の切欠き溝24の深さは1mm程度あれば十分である。
この発明に従った半導体ウェハの第2実施例を第2図を
用いて以下説明する。半導体ウェハ31の外周部は固形
をしている。半導体ウェハ31はシリコンからできてい
る。主面32の面方位は(100)となっている。半導
体ウェハ31の外周部には、第1の切欠き溝33と第2
の切欠き溝34とが設けられている。第1の切欠き溝3
3、第2の切欠き溝34は共にV字形をしている。第1
の切欠き満33のV字形の頂点のところは、底部35と
なっている。第2の切欠き溝34のV字形の頂点のとこ
ろは、底部36となって.いる。底部35と底部36と
を結ぶ直線37は、半導体ウェハ31の外周部を規定す
る円の直径上にある。
したがって底部35と底部36とを結ぶ直線37は、半
導体ウェハ31の外周部を規定する円の直径と同程度の
長さになっている。底部35と底部36とを結ぶ直線3
7が、Fで示す半導体ウェハ31の結晶方位<110>
に対して一定の角度で交差するように第1の切欠き溝3
3、第2の切欠き溝34が設けられている。この点が第
1実施例と違うところである。なお、直線37は想像線
である。よって半導体ウェハ31の上に直線37が描か
れているわけではない。
このような位置に切欠き溝を設けると、半導体ウェハの
熱処理の際に、切欠き溝のところに応力が集中しても、
スリップラインはオリエンテーションフラットが設けら
れた半導体ウェハに比べ発生しにくい。
この発明に従った半導体ウェハの第3実施例を第3図を
用いて以下説明する。半導体ウェハ41は外周部が円形
をしている。主面42の面方位は(100)である。半
導体ウェハ41の外周部には、第1の切欠き溝43、第
2の切欠き溝44が設けられている。第1の切欠き溝4
3は、切欠面47と切欠面48とによって規定されてい
る。切欠面47と切欠面48とは直角に接している。直
角に接しているところが底部45となっている。
第2の切欠き溝44は、切欠面49と切欠面50とによ
って規定されている。切欠き面4つと切欠き面50とは
直角に接している。直角に接しているところが底部46
となっている。
底部45と底部46を結ぶ直線58が、Hで示す半導体
ウェハ41の結晶方位の1つであるく110>を示して
いる。切欠き面48と切欠き面50とは同一平面上にあ
る。切矢面48、50が、半導体ウェハ41の主面42
と交わることによって形成される直線も、Hで示す半導
体ウェハ41の結晶方位の1つである<110>を示し
ている。
また切欠き面47が主面42と交わることによって形成
される直線を延長した直線5つは、Gで示す半導体ウェ
ハ41の結晶方位の1つであるく110〉を示している
。切矢面4つが主面42と交わることによって形成され
る直線を延長した直線60も、Gで示す半導体ウェハ4
1の結晶方位の1つである<110>を示している。
この実施例の特有の効果を以下説明する。第6図に示す
ように、オリエンテーションフラット3が設けられた半
導体ウェハ1においてはBで示す結晶方位<110>の
認識はオリエンテーションフラット3の直角方向を探す
ことにより行なっていた。これに対し、この実施例にお
いては、第3図に示すように、直線58がHで示す粘晶
方位く110〉を示している。そして直線59、60が
Gで示す結晶方位<110>を示している。なお、直線
58、59、60は想像線である。よって半導体ウェハ
41の上に直線58、59、60が描かれているわけで
はない。
この発明に従った半導体ウェハの第4実施例を第4図を
用いて以下説明する。半導体ウェハ51の外周部は円形
をしている。また半導体ウェハ51はシリコンからでき
ており、主面52の面方位は(100)となっている。
半導体ウェハ51の外周部には切欠き溝53が設けられ
ている。切欠き溝53は、第1の切欠き面54と第2の
切欠き面55とによって規定されている。第1の切欠き
面54と第2の切欠き面55とは直角に接している。第
1の切欠き面54と主面52とが交わることによって形
成される直線を延長した直線56は、■で示す半導体ウ
ェハ51の結晶方位の1つである<110>を示してい
る。また、第2の切欠面55と主面52とが交わること
によって形或される直線を延長した直線57は、Jで示
す半導体ウェハ51の結晶方位の1つである<110>
を示している。なお、直線56、57は想像線である。
よって半導体ウェハ41の上に直線56、57が描かれ
ているわけではない。
この実施例においては、1つの切欠溝により、!で示す
結晶方位<110>とJで示す結晶方位<110>とを
識別できる。したがって、半導体ウェハ51を個々のチ
ップにダイシングする際には次のように行なえばよい。
まず、直線56に沿って、半導体ウェハ51の表面に切
込みを数本平行に入れる。次に直線57に沿って、半導
体ウェハ51の表面に切込みを数本平行に入れる。この
ようにした半導体ウェハ51に曲げ応力をかけ、個々の
チップに分離する。
この実施例においては、直線56がIで示す桔晶方位<
110>を示し、直線57がJで示す拮晶方位<110
>を示している。しかしながらこの発明においてはこれ
に限定されるわけではなく、直線56が1で示す結晶方
位<110>に対して一定角度で交差し、かつ直線57
がJで示す結見方位<110>に対して一定角度で交差
するように切欠溝を設けてもよい。
【図面の簡単な説明】
第1図は、この発明に従った半導体ウェハの第1実施例
の平面図である。 第2図は、この発明に従った半導体ウェハの第2実施例
の平面図である。 第3図は、この発明に従った半導体ウェハの第3実施例
の平面図である。 第4図は、この発明に従った半導体ウェハの第4実施例
の平面図である。 第5A図から第5D図は、この発明に従った半導体ウェ
ハの製造方法を順に示す工程図である。 第6図は、結晶方位識別用のマークとしてオリエンテー
ションフラットが設けられた従来の半導体ウェハの平面
図である。 第7図はオリエンテーションフラットの部分にスリップ
ラインが発生している状態を示す図である。 第8図から第10図は、結晶方位識別用のマークとして
貫通孔等を用いた従来の半導体ウェハの平面図である。 図に示すように、21は半導体ウェハ、23は昂1の切
欠き溝、24は第2の切欠き溝、27は直線、31は半
導体ウェハ、33は第1の切欠き満、34は第2の切欠
き満、37は直線、41は半導体ウェハ、43は第1の
切欠き満、44は第2の切欠き溝、47、48、49、
50は切欠き面、51は半導体ウェハ、53は切欠き湾
、54は第1の切欠き面、55は第2の切欠き面、56
、57、 58、 5つ、 60は直線を示す。 第1図 第2図 $5A図 −158図 弟3図 第4図 8SC図 第6図 第7図 第8図 萬10図 第q図

Claims (2)

    【特許請求の範囲】
  1. (1)特定の結晶方位を識別するためのマークを備えた
    半導体ウェハにおいて、 前記半導体ウェハは、円形の外周部を有しており、 前記半導体ウェハの外周部には、間を隔てて第1の切欠
    溝と第2の切欠溝とが設けられており、前記第1の切欠
    溝と前記第2の切欠溝とを結ぶ直線が特定の結晶方位を
    識別するための基準となることを特徴とする、半導体ウ
    ェハ。
  2. (2)特定の結晶方位を識別するためのマークを備えた
    半導体ウェハにおいて、 前記半導体ウェハは、円形の外周部を有しており、 前記半導体ウェハの外周部には、前記マークとなるべき
    切欠溝が形成されており、 前記切欠溝は直角に交わる2つの切欠面によってその形
    状が規定されていることを特徴とする、半導体ウェハ。
JP16353489A 1989-06-26 1989-06-26 半導体ウェハ Expired - Lifetime JP2742710B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP16353489A JP2742710B2 (ja) 1989-06-26 1989-06-26 半導体ウェハ
US07/462,525 US5060043A (en) 1989-06-26 1990-01-09 Semiconductor wafer with notches
US07/745,803 US5147824A (en) 1989-06-26 1991-08-16 Semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16353489A JP2742710B2 (ja) 1989-06-26 1989-06-26 半導体ウェハ

Publications (2)

Publication Number Publication Date
JPH0329310A true JPH0329310A (ja) 1991-02-07
JP2742710B2 JP2742710B2 (ja) 1998-04-22

Family

ID=15775707

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16353489A Expired - Lifetime JP2742710B2 (ja) 1989-06-26 1989-06-26 半導体ウェハ

Country Status (2)

Country Link
US (2) US5060043A (ja)
JP (1) JP2742710B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019220633A (ja) * 2018-06-22 2019-12-26 株式会社ディスコ 被加工物の加工方法
JP2022533565A (ja) * 2019-05-07 2022-07-25 徐州▲シン▼晶半導体科技有限公司 ウェハの欠陥を自動的に探知及び制御する方法、及びシステム

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222798A (ja) * 1995-02-15 1996-08-30 Mitsubishi Electric Corp 半導体レーザの製造方法
EP0980098A1 (en) * 1998-08-11 2000-02-16 STMicroelectronics S.r.l. Semiconducting material substrate for use in integrated circuits manufacturing processes and production method thereof
US7007855B1 (en) 2000-03-17 2006-03-07 International Business Machines Corporation Wafer identification mark
JP2002134374A (ja) * 2000-10-25 2002-05-10 Mitsubishi Electric Corp 半導体ウェハ、その製造方法およびその製造装置
JP2004119943A (ja) * 2002-09-30 2004-04-15 Renesas Technology Corp 半導体ウェハおよびその製造方法
US8389099B1 (en) 2007-06-01 2013-03-05 Rubicon Technology, Inc. Asymmetrical wafer configurations and method for creating the same
US9640486B2 (en) * 2007-06-13 2017-05-02 Conergy Ag Ingot marking for solar cell determination
US8348720B1 (en) 2007-06-19 2013-01-08 Rubicon Technology, Inc. Ultra-flat, high throughput wafer lapping process
US20110024879A1 (en) * 2009-07-28 2011-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method to reduce pre-alignment error using multi-notch pattern or in combination with flat side
JP2011219322A (ja) * 2010-04-12 2011-11-04 Sumitomo Electric Ind Ltd 炭化珪素基板
US9536838B1 (en) * 2015-08-10 2017-01-03 Infineon Technologies Ag Single crystal ingot, semiconductor wafer and method of manufacturing semiconductor wafers
KR102468793B1 (ko) * 2016-01-08 2022-11-18 삼성전자주식회사 반도체 웨이퍼, 반도체 구조체 및 이를 제조하는 방법
BR112019004215B1 (pt) 2017-01-31 2023-03-07 Illumina, Inc Sistema e método de alinhamento de pastilha
KR102191836B1 (ko) * 2019-04-30 2020-12-18 세메스 주식회사 기판 처리 장치 및 기판 처리 방법
CN110301046B (zh) * 2019-04-30 2020-06-26 长江存储科技有限责任公司 用于形成具有背面字线的三维存储器件的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1091925A (en) * 1976-12-07 1980-12-23 Frank R. Conibear Trigger for rotating frame traps
JPH0624199B2 (ja) * 1982-07-30 1994-03-30 株式会社日立製作所 ウエハの加工方法
JPS6045011A (ja) * 1983-08-23 1985-03-11 Toshiba Corp 半導体ウエ−ハ及びその製造方法
JPS60119709A (ja) * 1983-11-30 1985-06-27 Fujitsu Ltd 円形半導体ウエハ−
JPS63108706A (ja) * 1986-10-27 1988-05-13 Toshiba Corp 半導体装置の製造方法
JPS63148614A (ja) * 1986-12-12 1988-06-21 Toshiba Corp 半導体製造装置
JPH01192121A (ja) * 1988-01-27 1989-08-02 Hitachi Cable Ltd 半導体ウエハ
JPH02130850A (ja) * 1988-11-10 1990-05-18 Hitachi Cable Ltd 半導体ウエーハのマーキング方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019220633A (ja) * 2018-06-22 2019-12-26 株式会社ディスコ 被加工物の加工方法
JP2022533565A (ja) * 2019-05-07 2022-07-25 徐州▲シン▼晶半導体科技有限公司 ウェハの欠陥を自動的に探知及び制御する方法、及びシステム

Also Published As

Publication number Publication date
JP2742710B2 (ja) 1998-04-22
US5147824A (en) 1992-09-15
US5060043A (en) 1991-10-22

Similar Documents

Publication Publication Date Title
JPH0329310A (ja) 半導体ウェハ
US7554211B2 (en) Semiconductor wafer and manufacturing process for semiconductor device
EP0212219B1 (en) Visibility enhancement of first order alignment marks
EP0343720B1 (en) Semiconductor wafer and method of dividing it
JP6132621B2 (ja) 半導体単結晶インゴットのスライス方法
US5439723A (en) Substrate for producing semiconductor wafer
JPH10256106A (ja) ノッチレスウェーハの製造方法
JP2943673B2 (ja) 半導体基板の製造装置及び製造方法
WO2015025674A1 (ja) 結晶方位マーク付き処理基板、結晶方位検出方法及び結晶方位マーク読出装置
US4775085A (en) Semiconductor wafer breaking apparatus
JPH0745516A (ja) 基板の2面に位置合わせマークを形成する鋸切り法
CN101499469A (zh) 氮化镓晶圆
US7358153B2 (en) Method for cutting junction board, and chip
US5763290A (en) Method of fabricating semiconductor laser
US5639387A (en) Method for etching crystalline bodies
JPH02130850A (ja) 半導体ウエーハのマーキング方法
US20040135232A1 (en) Semiconductor wafer and method of marking a crystallographic direction on a semiconductor wafer
KR100526215B1 (ko) 실리콘 단결정 웨이퍼의 제조방법 및 제조장치
EP1705153A2 (en) Bevel dicing semiconductor components
US20030036281A1 (en) Method of substrate processing and photoresist exposure
JPH11132922A (ja) 透過電子顕微鏡用試料とその作成方法
JPH08172033A (ja) 半導体基板
JP4011300B2 (ja) 半導体ウエハーおよびその製造方法
JPH02240505A (ja) 化合物半導体ウエハのメサ方向識別方法
CN119301736A (zh) SiC半导体装置以及SiC半导体装置的制造方法