JPS6323366A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6323366A JPS6323366A JP61075834A JP7583486A JPS6323366A JP S6323366 A JPS6323366 A JP S6323366A JP 61075834 A JP61075834 A JP 61075834A JP 7583486 A JP7583486 A JP 7583486A JP S6323366 A JPS6323366 A JP S6323366A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
- H10P76/408—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes
- H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、電界効果トランジスタに関するものであり、
具体的には超高周波応用に適した電界効果トランジスタ
の製造方法に関するものでおる。
具体的には超高周波応用に適した電界効果トランジスタ
の製造方法に関するものでおる。
超高周波用の電界効果トランジスタ（以下、ＦＥＴ略す
）では、デート長のサブミクロン化が重要であるため、
Ｆ、Ｂ露光等の微細露光技術が用いられている。第４図
は従来のこの種の電界効果トランジスタの製造方法の一
例を示したものである。第４図の製造方法ではたとえば
ＣｒａＡｓからなる高抵抗半導体基板１の上にたとえば
イオン注入法によりＦｇＴの能動層となるｎ形半導体Ｍ
２と寄生抵抗の削減のための高濃度ｎ形半導体層３から
なる半導層４を形成する（第４図（ａ））。次にソース
電極５、ドレイン電極６を公知の方法により形成しく第
４図ｆｂ） ） 、α５μｍ以下の開孔部７をもつスト
ライプ状のフォトレジストパタン８を１８ｇ光等の露光
技術にニジ形成し、このフォトレジストバタン８をマス
クとして前記高濃度ｎ形半尋体層３及びｎ形半導体層２
を等方向エツチング特性をもつエツチング方法により除
去し、適当な能動層厚み９とサイドエツチング１０を与
え、次にゲート金属１１を蒸着しく第４図（６） ）
、レジストを溶剤により除去しゲート電極１３を形成す
る（第４図（ｄ））。
）では、デート長のサブミクロン化が重要であるため、
Ｆ、Ｂ露光等の微細露光技術が用いられている。第４図
は従来のこの種の電界効果トランジスタの製造方法の一
例を示したものである。第４図の製造方法ではたとえば
ＣｒａＡｓからなる高抵抗半導体基板１の上にたとえば
イオン注入法によりＦｇＴの能動層となるｎ形半導体Ｍ
２と寄生抵抗の削減のための高濃度ｎ形半導体層３から
なる半導層４を形成する（第４図（ａ））。次にソース
電極５、ドレイン電極６を公知の方法により形成しく第
４図ｆｂ） ） 、α５μｍ以下の開孔部７をもつスト
ライプ状のフォトレジストパタン８を１８ｇ光等の露光
技術にニジ形成し、このフォトレジストバタン８をマス
クとして前記高濃度ｎ形半尋体層３及びｎ形半導体層２
を等方向エツチング特性をもつエツチング方法により除
去し、適当な能動層厚み９とサイドエツチング１０を与
え、次にゲート金属１１を蒸着しく第４図（６） ）
、レジストを溶剤により除去しゲート電極１３を形成す
る（第４図（ｄ））。
以上説明した従来の製造法は種々の欠点をもつ。
まずゲート長の短縮はＥＢｊｌｉ光等の露光技術の進展
に依存しており、現在のところα３μｍ以下のゲート長
を歩留りよく実現することは困難であることがあげられ
る。次に高周波特性に対してゲート長と同様に影響があ
るゲート抵抗は、ゲート長々（第４図（ｄ））とゲート
電極の厚みり、（第４図（ｄ））の積が大きい程小さく
なり、これにより高周波特性が改善される。しかし第４
図（ｅ）に示したように、ゲート金属蒸着時にゲート金
属１１ の横方向成長１２が起きるため、この横方向成
長により開孔部７が閉じてしまう。このためこの開孔部
７が閉じる蒸着量でゲート電極の厚みｈｇが決まり、又
断面形状も第４図（ｃ）の様に三角形の形状となる。こ
のためゲート長ｔｇの短縮とともに厚みｈｇが小さくな
り又、三角形の形状となるため、短ゲート長でゲート抵
抗力極めて大きくなるという欠点をもつ。
に依存しており、現在のところα３μｍ以下のゲート長
を歩留りよく実現することは困難であることがあげられ
る。次に高周波特性に対してゲート長と同様に影響があ
るゲート抵抗は、ゲート長々（第４図（ｄ））とゲート
電極の厚みり、（第４図（ｄ））の積が大きい程小さく
なり、これにより高周波特性が改善される。しかし第４
図（ｅ）に示したように、ゲート金属蒸着時にゲート金
属１１ の横方向成長１２が起きるため、この横方向成
長により開孔部７が閉じてしまう。このためこの開孔部
７が閉じる蒸着量でゲート電極の厚みｈｇが決まり、又
断面形状も第４図（ｃ）の様に三角形の形状となる。こ
のためゲート長ｔｇの短縮とともに厚みｈｇが小さくな
り又、三角形の形状となるため、短ゲート長でゲート抵
抗力極めて大きくなるという欠点をもつ。
更に高周波特性向上のためには、ソース・ゲート電極間
隔１．１４ （第４図（ｄ） ）の短縮によるソース抵
抗の低減が重要であるが、この間隔の制御は露光技術の
合わせ精度に依存し°Ｃおす０．５μｍ以下の短縮は困
難であるという欠点をもつ。
隔１．１４ （第４図（ｄ） ）の短縮によるソース抵
抗の低減が重要であるが、この間隔の制御は露光技術の
合わせ精度に依存し°Ｃおす０．５μｍ以下の短縮は困
難であるという欠点をもつ。
本発明の目的は、前述のような従来のＦＥＥＴの製造方
法の欠点を解決し、露光技術によらずゲート長を小さク
シ、ゲートの断面形状を丁字形としてゲート長に関係な
く、ゲート抵抗を低減し、又ソース・ゲート電極間隔を
小さくしソース抵抗を低減し、更にドレイン耐圧を増加
させ高周波特性。
法の欠点を解決し、露光技術によらずゲート長を小さク
シ、ゲートの断面形状を丁字形としてゲート長に関係な
く、ゲート抵抗を低減し、又ソース・ゲート電極間隔を
小さくしソース抵抗を低減し、更にドレイン耐圧を増加
させ高周波特性。
高出力特性を改善したＦ’ＥＴの製造方法を提供するこ
とにある。
とにある。
本発明は第１の絶縁膜と半導体層の対向する側壁及び半
導体露出表面の一部に形成した断面形状がＬ字形の第２
の絶縁膜によ）、ゲート長の短縮とソース・ゲート電極
間隔、ソース側の高濃度半導体層とゲート電極の間隔の
制御と、ゲート電極の断面形状を丁字形とすることを可
能とし、更にドレイン１！極とゲート電極間の高濃度半
導体層を選択的に除去することを可能とすることを最も
主要な特徴とする。
導体露出表面の一部に形成した断面形状がＬ字形の第２
の絶縁膜によ）、ゲート長の短縮とソース・ゲート電極
間隔、ソース側の高濃度半導体層とゲート電極の間隔の
制御と、ゲート電極の断面形状を丁字形とすることを可
能とし、更にドレイン１！極とゲート電極間の高濃度半
導体層を選択的に除去することを可能とすることを最も
主要な特徴とする。
従来の技術とは、露光技術に依らずゲート長の短縮とソ
ース・ゲート電極間隔、ソース側の高濃度ｎ形半導体層
とゲート電極の微細な制御が可能であり、又、ゲート抵
抗をゲート長に関係なく低減でき、更にドレイン耐圧を
向上出来る点が異な〔実施例〕 第１図は本発明にＬるＦＥＴの製造方法の第一の実施例
を示したもので、ＧａＡｓなどの尚抵抗半導体基板１５
の上にたとえばイオン注入法、気相成長法によりＦＥＴ
の能動層となるたとえばキャリア濃度１０〜１０ｃｍ、
厚みＣＬｌ 〜ＣＬ３１１ｍ程度のｎ形半導体ＴＡ１６
とＦＥＴのソース抵抗の削減のためのたとえばキャリア
濃度１０ ｃｒｓ 以上で厚さα１〜Ｑ２μｍ程度の
高濃度ｎ形半導体層１７からなる半導体層１８を形成す
る（第１図（耐）。次に半導体の表面の全面に第１の絶
縁膜としてたとえばプラズマＣｖＤ法にエリ厚さＣＬ３
〜０．８μｍの窒化シリコン膜１９（以下Ｓｉ、Ｎ、膜
と略す）、及び厚さα１〜Ｑ、２μｍの酸化シリコン膜
２０（以下ｓ ｌＱ、膜と略す）の二層からなる絶縁膜
２１を形成し、次に７オトレジスト層を全面に塗布し、
公知の方法に：り開孔したバタンを形成し、このフォト
レジスト層をマスクとして前記ＳｉＯ２膜２０ ｒ ５
ｆ３Ｎ４膜１９をたとえばＣＦ４等のフロン系ガスの反
応性イオンエツチング（以下ＲＩＥと略す）によりエツ
チングした後フォトレジストを除去し、開孔部分をもつ
絶縁膜２１を形成する（第１図（ｂ））。次にこの絶縁
膜２１ をマスクとして、露出した半導体層を異方的エ
ツチング方法をもつエツチング法たとえばＢＣＬａ等の
塩素系ガスの反応性イオンビームエツチング（以下ＲＩ
ＢＥと略す）により高濃度ｎ形半導体層１７を除去し、
更にｎ形判導体層１６をＦＥＴの閾値電圧が所定の値た
とえば一１ｖ〜−３ｖになる厚み（α０５〜Ｑ、１５μ
ｍ程度）までエツチングする（第１図（Ｃ））。
ース・ゲート電極間隔、ソース側の高濃度ｎ形半導体層
とゲート電極の微細な制御が可能であり、又、ゲート抵
抗をゲート長に関係なく低減でき、更にドレイン耐圧を
向上出来る点が異な〔実施例〕 第１図は本発明にＬるＦＥＴの製造方法の第一の実施例
を示したもので、ＧａＡｓなどの尚抵抗半導体基板１５
の上にたとえばイオン注入法、気相成長法によりＦＥＴ
の能動層となるたとえばキャリア濃度１０〜１０ｃｍ、
厚みＣＬｌ 〜ＣＬ３１１ｍ程度のｎ形半導体ＴＡ１６
とＦＥＴのソース抵抗の削減のためのたとえばキャリア
濃度１０ ｃｒｓ 以上で厚さα１〜Ｑ２μｍ程度の
高濃度ｎ形半導体層１７からなる半導体層１８を形成す
る（第１図（耐）。次に半導体の表面の全面に第１の絶
縁膜としてたとえばプラズマＣｖＤ法にエリ厚さＣＬ３
〜０．８μｍの窒化シリコン膜１９（以下Ｓｉ、Ｎ、膜
と略す）、及び厚さα１〜Ｑ、２μｍの酸化シリコン膜
２０（以下ｓ ｌＱ、膜と略す）の二層からなる絶縁膜
２１を形成し、次に７オトレジスト層を全面に塗布し、
公知の方法に：り開孔したバタンを形成し、このフォト
レジスト層をマスクとして前記ＳｉＯ２膜２０ ｒ ５
ｆ３Ｎ４膜１９をたとえばＣＦ４等のフロン系ガスの反
応性イオンエツチング（以下ＲＩＥと略す）によりエツ
チングした後フォトレジストを除去し、開孔部分をもつ
絶縁膜２１を形成する（第１図（ｂ））。次にこの絶縁
膜２１ をマスクとして、露出した半導体層を異方的エ
ツチング方法をもつエツチング法たとえばＢＣＬａ等の
塩素系ガスの反応性イオンビームエツチング（以下ＲＩ
ＢＥと略す）により高濃度ｎ形半導体層１７を除去し、
更にｎ形判導体層１６をＦＥＴの閾値電圧が所定の値た
とえば一１ｖ〜−３ｖになる厚み（α０５〜Ｑ、１５μ
ｍ程度）までエツチングする（第１図（Ｃ））。
次に第二の絶縁膜としてたとえばプラズマＣＶＤ法によ
るＳ１０！膜２２をたとえば厚みα１〜α５μｍ程度全
面に形成しく第１図（ｄ） ） 、更に第三の絶、Ｔｈ
ｉ膜としてたとえばプラス・Ｖ ＣＶＤ法によるＳｉ、
Ｎ、膜２５をたとえば厚みα１〜α５μｍ程度全面に形
成しく第１図（ｅ） ） 、次に異方的エツチング特性
をもつエツチング法、たとえばＣＦ、を用いたＲＩＥに
より、この５ｉｊＮ４膜２３をエツチングする。この時
側壁に付着したＳｉ、Ｎ、膜の深さ方向の厚みがその他
の部分に比べて厚いのでこの側壁に付着した５ｉｘＮ＋
Ｍ ２４のみが残る（第１図（ｆ））。次に異方的エツ
チング特性をもつエツチング法、たとえばＣＦ４とＨ！
の混合ガスを用いたＲＩｇＫエリ、Ｓｔ、Ｎ、膜２４を
マスクとしてＳｔ Ｏ，膜２２をエツチングする。この
時半導体層１８、絶縁膜２１の側壁に付着した８１０！
膜の深さ方向の厚みがその他の部分に比べて厚いためこ
の側壁に付着したｓｉｏ、膜と前記エッチ：／グのマス
クと次にたとえばＣＦ、を用いたプラズマエツチングに
より３１１Ｎ４膜２４を選択的にエツチングし除去する
（第１図（ｈ））。この時残った５ｌｏｔ膜２５はＬ字
形の断面形状となり、その長さ２．はα１〜０５μｍ１
高さり、はα７〜１，６μｍとなる。次に前記ｎ形半導
体層１６ とショットキー接触をなす金属を最下層とす
る一層あるいは多層膜、たとえばショットキー接触をな
す金属をアルミニウムとし・Ｃ１アルミニウムー層する
いはアルミニウム、ニッケルの二層あるいはアルミニウ
ム、Ｓｉｎ、膜の二層等の膜２６をたとえばスパッタ法
等により溝２７が平坦化される程度の十分な厚みα５〜
１．５μｍ程度堆積しく第１図１１１ ） 、次に異方
的エツチング特性をもつエツチング法たとえばＡｒイオ
ンを用いたイオンミーリング等のエツチング法により前
記の膜２６をエツチングする。この時前記の溝２７ と
堆積した膜の深さ方向の厚みが他の部分に比べ°Ｃ厚い
のでこの部分のみが残り、ゲート電極２８が形成される
（第１図（ｊ） ） 、次に前記絶縁膜２１をたとえば
ＣＦ、を用いたＲＩＥとプラズマエツチングを用いて除
去し高濃度ｎ形半導体層１７を露出させる（第１図（ｋ
））。次にこの高濃度ｎ形半導体層１７とオーミック接
触をなす金属たとえば金ゲルマニウム合金とニッケルの
二層あるいは金ゲルマニウム合金、ニッケル、ブタン、
金の四層等の金属膜２９をたとえば厚み０．１〜α３μ
ｍ程度たとえば真空蒸着法等により付着する（第１図（
４）。次にフォトレジスト層３０をその表面が平坦化さ
れる程度の厚みたとえば１．０〜５．０ 、ｌｊｍ程度
塗布し、加熱乾燥する（第１図＆ｎ））。次にこのフォ
トレジスト層３０を異方的エツチング特性をもつエツチ
ング法、たとえば０！を用いたＲＩＥによりエツチング
し前記８１ ｏｘ膜２５及びゲート電極２８の上に付着
した金属膜３１を露出させる（第１図（ｎ））。次にた
とえばＡｒイオンを用いたイオンミーリング等によりこ
の金属膜３１ を除去し、更に残ったフォトレジストａ
６０を溶剤等により除去しソース電極６２．ドレイン電
極３６を形成する（第１図（ｐ））。
るＳ１０！膜２２をたとえば厚みα１〜α５μｍ程度全
面に形成しく第１図（ｄ） ） 、更に第三の絶、Ｔｈ
ｉ膜としてたとえばプラス・Ｖ ＣＶＤ法によるＳｉ、
Ｎ、膜２５をたとえば厚みα１〜α５μｍ程度全面に形
成しく第１図（ｅ） ） 、次に異方的エツチング特性
をもつエツチング法、たとえばＣＦ、を用いたＲＩＥに
より、この５ｉｊＮ４膜２３をエツチングする。この時
側壁に付着したＳｉ、Ｎ、膜の深さ方向の厚みがその他
の部分に比べて厚いのでこの側壁に付着した５ｉｘＮ＋
Ｍ ２４のみが残る（第１図（ｆ））。次に異方的エツ
チング特性をもつエツチング法、たとえばＣＦ４とＨ！
の混合ガスを用いたＲＩｇＫエリ、Ｓｔ、Ｎ、膜２４を
マスクとしてＳｔ Ｏ，膜２２をエツチングする。この
時半導体層１８、絶縁膜２１の側壁に付着した８１０！
膜の深さ方向の厚みがその他の部分に比べて厚いためこ
の側壁に付着したｓｉｏ、膜と前記エッチ：／グのマス
クと次にたとえばＣＦ、を用いたプラズマエツチングに
より３１１Ｎ４膜２４を選択的にエツチングし除去する
（第１図（ｈ））。この時残った５ｌｏｔ膜２５はＬ字
形の断面形状となり、その長さ２．はα１〜０５μｍ１
高さり、はα７〜１，６μｍとなる。次に前記ｎ形半導
体層１６ とショットキー接触をなす金属を最下層とす
る一層あるいは多層膜、たとえばショットキー接触をな
す金属をアルミニウムとし・Ｃ１アルミニウムー層する
いはアルミニウム、ニッケルの二層あるいはアルミニウ
ム、Ｓｉｎ、膜の二層等の膜２６をたとえばスパッタ法
等により溝２７が平坦化される程度の十分な厚みα５〜
１．５μｍ程度堆積しく第１図１１１ ） 、次に異方
的エツチング特性をもつエツチング法たとえばＡｒイオ
ンを用いたイオンミーリング等のエツチング法により前
記の膜２６をエツチングする。この時前記の溝２７ と
堆積した膜の深さ方向の厚みが他の部分に比べ°Ｃ厚い
のでこの部分のみが残り、ゲート電極２８が形成される
（第１図（ｊ） ） 、次に前記絶縁膜２１をたとえば
ＣＦ、を用いたＲＩＥとプラズマエツチングを用いて除
去し高濃度ｎ形半導体層１７を露出させる（第１図（ｋ
））。次にこの高濃度ｎ形半導体層１７とオーミック接
触をなす金属たとえば金ゲルマニウム合金とニッケルの
二層あるいは金ゲルマニウム合金、ニッケル、ブタン、
金の四層等の金属膜２９をたとえば厚み０．１〜α３μ
ｍ程度たとえば真空蒸着法等により付着する（第１図（
４）。次にフォトレジスト層３０をその表面が平坦化さ
れる程度の厚みたとえば１．０〜５．０ 、ｌｊｍ程度
塗布し、加熱乾燥する（第１図＆ｎ））。次にこのフォ
トレジスト層３０を異方的エツチング特性をもつエツチ
ング法、たとえば０！を用いたＲＩＥによりエツチング
し前記８１ ｏｘ膜２５及びゲート電極２８の上に付着
した金属膜３１を露出させる（第１図（ｎ））。次にた
とえばＡｒイオンを用いたイオンミーリング等によりこ
の金属膜３１ を除去し、更に残ったフォトレジストａ
６０を溶剤等により除去しソース電極６２．ドレイン電
極３６を形成する（第１図（ｐ））。
以上説明した第一の実施例のＦＥＴＩＡ造方法では、第
１図（ｐ）に示したようにゲート長ｔｇは露光技術によ
り決まる寸法りに対しＣ，Ｓｉｎ、膜２５の長さｔｌの
２倍分縮小されるため極めて短かいゲート長を露光技術
によらず得ることが出来る。たとえばｔを通常の露光技
術で十分実現可能な１．０μｍ程度とすると上述の実施
例ではｔ３はｌ１１μｍ以下から０８μｍ程度となる。
１図（ｐ）に示したようにゲート長ｔｇは露光技術によ
り決まる寸法りに対しＣ，Ｓｉｎ、膜２５の長さｔｌの
２倍分縮小されるため極めて短かいゲート長を露光技術
によらず得ることが出来る。たとえばｔを通常の露光技
術で十分実現可能な１．０μｍ程度とすると上述の実施
例ではｔ３はｌ１１μｍ以下から０８μｍ程度となる。
父、ケート電極３０の断面形状は第１図（ｐ）のように
Ｘを厚くした丁字形となりゲート電極の上部の長さｔｍ
は、ゲート長ｔｇによらず大きくできかつゲート抵抗を
ゲート長に依存せず低減することが可能である。寸法の
実例としてＬを１．０μｍ程度とすると最大α９μｍ程
度とすることができた。更に、ソース・ゲート電極間隔
及びソース電極側の高濃度ｎ形半導体層とゲート電極の
間隔は第１図（ｐｌのように８１０．膜２５の長さｔ、
により決“まり露光技術に依らず短かく出来るためソー
ス抵抗を下げることが可能である。
Ｘを厚くした丁字形となりゲート電極の上部の長さｔｍ
は、ゲート長ｔｇによらず大きくできかつゲート抵抗を
ゲート長に依存せず低減することが可能である。寸法の
実例としてＬを１．０μｍ程度とすると最大α９μｍ程
度とすることができた。更に、ソース・ゲート電極間隔
及びソース電極側の高濃度ｎ形半導体層とゲート電極の
間隔は第１図（ｐｌのように８１０．膜２５の長さｔ、
により決“まり露光技術に依らず短かく出来るためソー
ス抵抗を下げることが可能である。
第２図は本発明によるＦＥＩＮＴの製造方法の第二の実
施例を示したもので、図中の番号は第１図の対応する番
号と同じものを示している。父、工程も第−の実施例の
第１図（ｍｌ−（ｋ）まで同一でありここでは簡単のた
め以降の工程のみ示した。従って第２図（ｊ） 、 （
ｋｌは第１図（ｊ） 、 （ｋｌと同じでおり、ゲート
電極２８を形成した後（第２図（ｊ） ） 、絶縁膜２
１を除去し、高濃度ｎ形半導体層１７を露出させる（第
２図（ｋ））。次にこの高濃度ｎ形半導体層１７ とオ
ーミック接触をなす金属膜２９を方向性をも・りた膜形
成技術たとえば真空蒸着法により垂直に対し°Ｃたとえ
ば３０°〜８０″傾けた矢印３４の方向から蒸着物質が
到達する配置にてたとえばα１〜α３μｍ付着する。こ
の時、ｓｉｏ、膜２５の影となる領域３５には金属膜は
付着せずこの領域の長さｔ！はα１〜１．０μｍ程度と
なる。（第２図（４）。次に第１図−９（ｎ） 、 （
ｐ）と同様にしてソース電極３２．ドレイン電極３６を
形成する（第２図−、（ｎ） 、 （ｐｉ ）。次にソ
ース電極３２．ドレイン電極３３．ゲート電極３０ 、
８ｉｎ！膜２５をマスクとして、異方的エツチング特性
をもつエツチング法、たとえばＢＣｌ、を用いたＲＩＢ
Ｅにより露出部分３５の半導体層１８を少なくとも高濃
度ｎ形半導体層１７が除去されるまでエツチングしドレ
イン側の掘り込み１１９３６を形成する（第２図（ｑ）
）。
施例を示したもので、図中の番号は第１図の対応する番
号と同じものを示している。父、工程も第−の実施例の
第１図（ｍｌ−（ｋ）まで同一でありここでは簡単のた
め以降の工程のみ示した。従って第２図（ｊ） 、 （
ｋｌは第１図（ｊ） 、 （ｋｌと同じでおり、ゲート
電極２８を形成した後（第２図（ｊ） ） 、絶縁膜２
１を除去し、高濃度ｎ形半導体層１７を露出させる（第
２図（ｋ））。次にこの高濃度ｎ形半導体層１７ とオ
ーミック接触をなす金属膜２９を方向性をも・りた膜形
成技術たとえば真空蒸着法により垂直に対し°Ｃたとえ
ば３０°〜８０″傾けた矢印３４の方向から蒸着物質が
到達する配置にてたとえばα１〜α３μｍ付着する。こ
の時、ｓｉｏ、膜２５の影となる領域３５には金属膜は
付着せずこの領域の長さｔ！はα１〜１．０μｍ程度と
なる。（第２図（４）。次に第１図−９（ｎ） 、 （
ｐ）と同様にしてソース電極３２．ドレイン電極３６を
形成する（第２図−、（ｎ） 、 （ｐｉ ）。次にソ
ース電極３２．ドレイン電極３３．ゲート電極３０ 、
８ｉｎ！膜２５をマスクとして、異方的エツチング特性
をもつエツチング法、たとえばＢＣｌ、を用いたＲＩＢ
Ｅにより露出部分３５の半導体層１８を少なくとも高濃
度ｎ形半導体層１７が除去されるまでエツチングしドレ
イン側の掘り込み１１９３６を形成する（第２図（ｑ）
）。
以上説明した第二の実施例のＦｚＴ！！造方法では、第
一の実施例に比べて第２図（ｑ）に示したようにドレイ
ン・ゲート電極間隔及びドレイン側の高濃度ｎ形半導体
層とゲート電極の間隔を、ソース・ゲート電極間隔及び
ソース側の高濃度ｎ形半導体層とゲート電極の間隔ｔ、
に対して１．だけ増やし２゜＋ １．とすることが可能
である点が異なる。これにより、ＦｇＴのドレイン耐圧
を増加することが可能であり、高出力化することが出来
る。又、ゲート電極とドレイン電極の間の容量を低減が
可能である。
一の実施例に比べて第２図（ｑ）に示したようにドレイ
ン・ゲート電極間隔及びドレイン側の高濃度ｎ形半導体
層とゲート電極の間隔を、ソース・ゲート電極間隔及び
ソース側の高濃度ｎ形半導体層とゲート電極の間隔ｔ、
に対して１．だけ増やし２゜＋ １．とすることが可能
である点が異なる。これにより、ＦｇＴのドレイン耐圧
を増加することが可能であり、高出力化することが出来
る。又、ゲート電極とドレイン電極の間の容量を低減が
可能である。
又、第３図は本発明によるＦＥＴの製造方法の第三の実
施例である。工程は第一の実施例と第１図（＆）〜（ｋ
）まで同一であり、ここでは簡単のため（ｊ）以降の工
程を示した。従って第３図（ｊ） 、 （ｋ）は第１図
（ｊ） 、 （ｋ）と同一でありゲート’ｃ４極２８を
形成した後（第３図（ｊ））、絶縁膜２１を除去し、高
濃度ｎ形半導体層１７を露出させる（第３図（ｋ））。
施例である。工程は第一の実施例と第１図（＆）〜（ｋ
）まで同一であり、ここでは簡単のため（ｊ）以降の工
程を示した。従って第３図（ｊ） 、 （ｋ）は第１図
（ｊ） 、 （ｋ）と同一でありゲート’ｃ４極２８を
形成した後（第３図（ｊ））、絶縁膜２１を除去し、高
濃度ｎ形半導体層１７を露出させる（第３図（ｋ））。
次に第二の実施例の第２図（４と同様に金属膜２９を形
成する（第３図（ａ ）。この時第二の実施例と同様に
、ｓｉｏ、膜２５の影となる領域３５には金属膜２９は
付着しない。次にこの金属膜２９をマスクとして異方的
エツチング特性をもつエツチング法、たとえばＢＯｔ、
を用いたＲＩＢＥ ＩＣ工り露出部分５５の半導体層１
８を少なくとも高濃度ｎ形半導体層１７が除去されるま
でエツチングしドレイン側に掘り込み溝３６を形成する
（第３図（ロ））。次に第１図（ｍｌ、（ｎ）。
成する（第３図（ａ ）。この時第二の実施例と同様に
、ｓｉｏ、膜２５の影となる領域３５には金属膜２９は
付着しない。次にこの金属膜２９をマスクとして異方的
エツチング特性をもつエツチング法、たとえばＢＯｔ、
を用いたＲＩＢＥ ＩＣ工り露出部分５５の半導体層１
８を少なくとも高濃度ｎ形半導体層１７が除去されるま
でエツチングしドレイン側に掘り込み溝３６を形成する
（第３図（ロ））。次に第１図（ｍｌ、（ｎ）。
（ｐ）と同様にしてソース電極３２．ドレイン電極３６
を形成する（第３図ｔｎ） 、 ｆｐ） 、 （ｑ）
）。
を形成する（第３図ｔｎ） 、 ｆｐ） 、 （ｑ）
）。
以上説明した第三の実施例はドレイン側の掘り込み溝６
６を形成する工程を金属膜２９形成後直ぐに行Ｙｘ ウ
点が、第二の実施例と異なるが、完成後のＦｇＴの断面
構造（第３図（ｑ））は第二の実施例（第２図（ｑ））
と同一であり第二の実施例と同様な効榮を有する。
６を形成する工程を金属膜２９形成後直ぐに行Ｙｘ ウ
点が、第二の実施例と異なるが、完成後のＦｇＴの断面
構造（第３図（ｑ））は第二の実施例（第２図（ｑ））
と同一であり第二の実施例と同様な効榮を有する。
以上説明したように本発明によるＦＢＴの製造方法によ
れば、ゲート長が短かく、ゲート抵抗、ソース抵抗が低
いＦＥＴを実現出来るためＦＥＴの高周波特性を向上す
ることが出来る。更にドレイン側に掘り込み溝を設けた
製造法ではＦｇＴの高出力特性を向上することが出来る
。
れば、ゲート長が短かく、ゲート抵抗、ソース抵抗が低
いＦＥＴを実現出来るためＦＥＴの高周波特性を向上す
ることが出来る。更にドレイン側に掘り込み溝を設けた
製造法ではＦｇＴの高出力特性を向上することが出来る
。
第１図（＆）〜ｔｐ）は、本発明の第１実施例の製造工
程を示す。 第２図（ｊｌ〜ｆｑ＋は、本発明の第２実施例の製造工
程を示す。たゾし、前記第１実施例と同一工程は省略し
て示す。 第５図（ｊ）〜（ｑ）は、本発明の第３実施例の製造工
程を示す。たゾし、前記第１実施例と同一工程は１・・
・高抵抗半導体基板、 ２・・・ｎ形半導体装置 ３・・・高濃度ｎ形半導体層 ４・・・半導体層 ５・・・ソース電極 ６・・・ドレイン電極 ７・・・開孔部 ８・・・７オトレジストバタン ９・・・適当な能動層厚み １０・・・サイドエツテング １１・・・ゲート金属 １２・・・横方向成長 １３・・・ゲート電極 １４・・・ソース・ゲート電極間隔 １５・・・高抵抗半導体基板 １６・・・ｎ形半導体層 １７・・・高蟲度ｎ形半導体層 １８・・・半導体層 １９・・・Ｓｉ、Ｎ４膜 ２０・・・ＳｔＯ鵞膜 ２１・・・絶縁膜 ２２ ・・・ Ｓ１０鵞膜 ２３・・・３ｉ３Ｎ４膜 ２４・・・側壁の５ｔｌＮ４膜 ２５・・・ｓｔｏｗ膜 ２６・・・膜 ２７・・・溝 ２８・・・ゲート電極 ２９・・・金属膜 ３０・・・フォトレジスト ３１・・・金属膜 ３２・・・ソース電極 ３３・・・ドレイン電極 ６４・・・矢印 ３５・・・露出部分
程を示す。 第２図（ｊｌ〜ｆｑ＋は、本発明の第２実施例の製造工
程を示す。たゾし、前記第１実施例と同一工程は省略し
て示す。 第５図（ｊ）〜（ｑ）は、本発明の第３実施例の製造工
程を示す。たゾし、前記第１実施例と同一工程は１・・
・高抵抗半導体基板、 ２・・・ｎ形半導体装置 ３・・・高濃度ｎ形半導体層 ４・・・半導体層 ５・・・ソース電極 ６・・・ドレイン電極 ７・・・開孔部 ８・・・７オトレジストバタン ９・・・適当な能動層厚み １０・・・サイドエツテング １１・・・ゲート金属 １２・・・横方向成長 １３・・・ゲート電極 １４・・・ソース・ゲート電極間隔 １５・・・高抵抗半導体基板 １６・・・ｎ形半導体層 １７・・・高蟲度ｎ形半導体層 １８・・・半導体層 １９・・・Ｓｉ、Ｎ４膜 ２０・・・ＳｔＯ鵞膜 ２１・・・絶縁膜 ２２ ・・・ Ｓ１０鵞膜 ２３・・・３ｉ３Ｎ４膜 ２４・・・側壁の５ｔｌＮ４膜 ２５・・・ｓｔｏｗ膜 ２６・・・膜 ２７・・・溝 ２８・・・ゲート電極 ２９・・・金属膜 ３０・・・フォトレジスト ３１・・・金属膜 ３２・・・ソース電極 ３３・・・ドレイン電極 ６４・・・矢印 ３５・・・露出部分
Claims (3)
- （１）高抵抗半導体基板の主表面に高キャリア濃度の半
導体層を最上層部とし、次層を半導体能動層とする少な
くとも二層以上の層からなる半導体層を形成する工程と
、この半導体層に開孔部分をもつ第一の絶縁膜を形成す
る工程と、この絶縁膜をマスクとして前記開孔部分の半
導体層をエッチングし、少なくとも前記高キャリア濃度
の半導体層を除去し、前記半導体能動層を露出させる工
程と、前記第一の絶縁膜及び半導体層の対向する側壁を
含む全表面に第二の絶縁膜を形成する工程と、前記第二
の絶縁膜の対向する面に第三の絶縁膜を形成する工程と
、第三の絶縁膜と第一の絶縁膜及び半導体層にはさまれ
た部分の第二の絶縁膜を残してその他の部分の第二の絶
縁膜を除去する工程と、第三の絶縁膜を除去する工程と
、露出した半導体能動層表面及びこの半導体能動層上の
前記第二の絶縁膜表面に半導体能動層とショットキー接
触をなす金属を形成し、ゲート電極を形成する工程と、
前記第一の絶縁膜を除去し前記高キャリア濃度半導体層
を露出させる工程と、この高キャリア濃度半導体層とオ
ーミック接触をなす金属を全面に付着する工程と、全面
に付着した金属のうち前記第二の絶縁膜及びゲート電極
の上部に付着した金属を除去し、ソース電極、ドレイン
電極を形成する工程を含むことを特徴とする電界効果ト
ランジスタの製造方法。 - （２）高抵抗半導体基板の主表面に高キャリア濃度の半
導体層を最上層部とし、次層を半導体能動層とする少な
くとも二層以上の層からなる半導体層を形成する工程と
、この半導体層に開孔部分をもつ第一の絶縁膜を形成す
る工程と、この絶縁膜をマスクとして前記開孔部分の半
導体層をエッチングし、少なくとも前記高キャリア濃度
の半導体層を除去し、前記半導体能動層を露出させる工
程と、前記第一の絶縁膜及び半導体層の対向する側壁を
含む全表面に第二の絶縁膜を形成する工程と、前記第二
の絶縁膜の対向する面に第三の絶縁膜を形成する工程と
、第三の絶縁膜と第一の絶縁膜及び半導体層にはさまれ
た部分の第二の絶縁膜を残してその他の部分の第二の絶
縁膜を除去する工程と、第三の絶縁膜を除去する工程と
、露出した半導体能動層表面及びこの半導体能動層上の
前記第二の絶縁膜表面に半導体能動層とショットキー接
触をなす金属を形成し、ゲート電極を形成する工程と、
前記第一の絶縁膜を除去し前記高キャリア濃度半導体層
を露出させる工程と、この高キャリア濃度半導体層とオ
ーミック接触をなす金属を真空蒸着法等の方向性のある
膜形成法により、前記第二の絶縁膜に沿つた前記高キヤ
リア濃度半導体層の表面うち一方が影となる方向から付
着し、前記影となる領域以外の全面にオーミック接触を
なす金属を形成する工程と、付着した金属のうち前記第
二の絶縁膜及びゲート電極の上部に付着した金属を除去
し、ソース電極、ドレイン電極を形成する工程と、前記
第二の絶縁膜、ゲート電極、ソース電極、ドレイン電極
をマスクとして、前記影となる領域の露出した半導体層
をエッチングし、少なくとも前記高キャリア濃度半導体
層を除去する工程を含む電界効果トランジスタの製造方
法。 - （３）高抵抗半導体基板の主表面に高キャリア濃度の半
導体層を最上層部とし、次層を半導体能動層とする少な
くとも二層以上の層からなる半導体層を形成する工程と
、この半導体層に開孔部分をもつ第一の絶縁膜を形成す
る工程と、この絶縁膜をマスクとして前記開孔部分の半
導体層をエッチングし、少なくとも前記高キャリア濃度
の半導体層を除去し、前記半導体能動層を露出させる工
程と、前記第一の絶縁膜及び半導体層の対向する側壁を
含む全表面に第二の絶縁膜を形成する工程と、前記第二
の絶縁膜の対向する面に第三の絶縁膜を形成する工程と
、第三の絶縁膜と第一の絶縁膜及び半導体層にはさまれ
た部分の第二の絶縁膜を残してその他の部分の第二の絶
縁膜を除去する工程と、第三の絶縁膜を除去する工程と
、露出した半導体能動層表面及びこの半導体能動層上の
前記第二の絶縁膜表面に半導体能動層とショットキー接
触をなす金属を形成し、ゲート電極を形成する工程と、
前記第一の絶縁膜を除去し前記高キャリア濃度半導体層
を露出させる工程と、この高キャリア濃度半導体層とオ
ーミック接触をなす金属を真空蒸着法等の方向性のある
膜形成法により、前記第二の絶縁膜に沿つた前記高キヤ
リア濃度半導体層の表面うち一方が影となる方向から付
着し、前記影となる領域以外の全面にオーミック接触を
なす金属を形成する工程と、この金属をマスクとして前
記影となる領域の露出した半導体層をエッチングし、少
なくとも前記高キャリア濃度半導体層をエツチングする
工程と、前記付着した金属のうち前記第二の絶縁膜とゲ
ート電極の上部に付着した金属を除去し、ソース電極、
ドレイン電極を形成する工程を含む電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61075834A JPS6323366A (ja) | 1986-04-02 | 1986-04-02 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61075834A JPS6323366A (ja) | 1986-04-02 | 1986-04-02 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6323366A true JPS6323366A (ja) | 1988-01-30 |
Family
ID=13587614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61075834A Pending JPS6323366A (ja) | 1986-04-02 | 1986-04-02 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6323366A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231040A (en) * | 1989-04-27 | 1993-07-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making a field effect transistor |
| US5391899A (en) * | 1991-10-29 | 1995-02-21 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor device with a particular gate structure |
-
1986
- 1986-04-02 JP JP61075834A patent/JPS6323366A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231040A (en) * | 1989-04-27 | 1993-07-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making a field effect transistor |
| US5391899A (en) * | 1991-10-29 | 1995-02-21 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor device with a particular gate structure |
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