JPH032942Y2 - - Google Patents
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- Publication number
- JPH032942Y2 JPH032942Y2 JP13902185U JP13902185U JPH032942Y2 JP H032942 Y2 JPH032942 Y2 JP H032942Y2 JP 13902185 U JP13902185 U JP 13902185U JP 13902185 U JP13902185 U JP 13902185U JP H032942 Y2 JPH032942 Y2 JP H032942Y2
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- JP
- Japan
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- signal
- bits
- analog
- digital
- converter
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- Expired
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- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Control Of Electric Motors In General (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【考案の詳細な説明】
［産業上の利用分野］
本考案は、アナログ信号により表示位置の決定
する表示器をデジタル信号で制御する表示装置に
関する。
する表示器をデジタル信号で制御する表示装置に
関する。
［従来の技術］
陰極線管等の表示器では、アナログ信号を偏向
回路に供給して、その表示位置を決定している。
この表示位置をデジタル信号で制御するにはデジ
タル・アナログ（Ｄ／Ａ）変換器が必要である。
回路に供給して、その表示位置を決定している。
この表示位置をデジタル信号で制御するにはデジ
タル・アナログ（Ｄ／Ａ）変換器が必要である。
［考案が解決しようとする問題点］
従来の表示装置では、デジタル信号のビツト数
とＤ／Ａ変換器のビツト数は等しくなければなら
ない。よつて、表示の解像度を上げたり、表示領
域を広げるためにデジタル信号のビツト数を増や
すと、Ｄ／Ａ変換器のビツト数も増やさなければ
ならなかつた。一般にビツト数の多い程Ｄ／Ａ変
換器は高価なので、高解像度又は広表示領域の表
示装置は高価であつた。
とＤ／Ａ変換器のビツト数は等しくなければなら
ない。よつて、表示の解像度を上げたり、表示領
域を広げるためにデジタル信号のビツト数を増や
すと、Ｄ／Ａ変換器のビツト数も増やさなければ
ならなかつた。一般にビツト数の多い程Ｄ／Ａ変
換器は高価なので、高解像度又は広表示領域の表
示装置は高価であつた。
したがつて、本考案の目的は、デジタル信号に
より制御する安価な表示装置の提供にある。
より制御する安価な表示装置の提供にある。
［問題点を解決するための手段］
本考案の表示装置では、Ｍ＋Ｎビツトのデジタ
ル信号のＭビツトをＤ／Ａ変換器でアナログ信号
に変換し、このデジタル信号の残りのＮビツトに
応じて複数のアナログ電圧の１つをスイツチが選
択している。加算回路は、Ｄ／Ａ変換器及びスイ
ツチの出力信号を加算し、この加算出力で表示位
置を制御している。
ル信号のＭビツトをＤ／Ａ変換器でアナログ信号
に変換し、このデジタル信号の残りのＮビツトに
応じて複数のアナログ電圧の１つをスイツチが選
択している。加算回路は、Ｄ／Ａ変換器及びスイ
ツチの出力信号を加算し、この加算出力で表示位
置を制御している。
［作用］
本考案によれば、Ｄ／Ａ変換器とスイツチとを
組み合わせて、Ｄ／Ａ変換できるビツト数をＤ／
Ａ変換器のビツト数以上に増やしている。スイツ
チが選択するアナログ電圧が、最下位ビツトに対
応する値以下ならば、解像度が増加し、最上位ビ
ツトに対応する値以上ならば、表示領域が増加す
る。
組み合わせて、Ｄ／Ａ変換できるビツト数をＤ／
Ａ変換器のビツト数以上に増やしている。スイツ
チが選択するアナログ電圧が、最下位ビツトに対
応する値以下ならば、解像度が増加し、最上位ビ
ツトに対応する値以上ならば、表示領域が増加す
る。
［実施例］
以下、添付図を参照して本考案の好適な実施例
を説明する。中央処理装置（CPU）１０は、ホ
ストコンピユータ又はキーボード等からの表示デ
ータを受けて、表示位置を示すデジタル信号をメ
モリ１２に記憶させる。この実施例では、水平
（Ｈ）及び垂直（Ｖ）デジタル信号をメモリ１２
に各アドレスに順次記憶する。なお、輝度信号に
ついては説明を省略する。アドレス発生器１４
は、クロツク発生器１６からのクロツク信号を計
数して、アドレス信号を発生する。表示モードに
おいて、メモリ１２に記憶されたＨ及びＶデジタ
ル信号は、アドレス信号に応じて順次読み出す。
またラツチ回路１８及び２０は、クロツク発生器
１６からのクロツク信号に応じて交互にメモリ１
２の出力信号をラツチするので、Ｈデジタル信号
がラツチ回路１８にラツチされ、Ｖデジタル信号
がラツチ回路２０にラツチされる。ラツチ回路２
２はラツチ回路２０に同期してラツチ回路１８の
出力信号をラツチするので、ラツチ回路２２及び
２０から同一表示位置を表わすＨ及びＶデジタル
信号がそれぞれ発生する。
を説明する。中央処理装置（CPU）１０は、ホ
ストコンピユータ又はキーボード等からの表示デ
ータを受けて、表示位置を示すデジタル信号をメ
モリ１２に記憶させる。この実施例では、水平
（Ｈ）及び垂直（Ｖ）デジタル信号をメモリ１２
に各アドレスに順次記憶する。なお、輝度信号に
ついては説明を省略する。アドレス発生器１４
は、クロツク発生器１６からのクロツク信号を計
数して、アドレス信号を発生する。表示モードに
おいて、メモリ１２に記憶されたＨ及びＶデジタ
ル信号は、アドレス信号に応じて順次読み出す。
またラツチ回路１８及び２０は、クロツク発生器
１６からのクロツク信号に応じて交互にメモリ１
２の出力信号をラツチするので、Ｈデジタル信号
がラツチ回路１８にラツチされ、Ｖデジタル信号
がラツチ回路２０にラツチされる。ラツチ回路２
２はラツチ回路２０に同期してラツチ回路１８の
出力信号をラツチするので、ラツチ回路２２及び
２０から同一表示位置を表わすＨ及びＶデジタル
信号がそれぞれ発生する。
表示領域を拡大する場合は、ラツチ回路２２及
び２０の出力信号の下位ＭビツトをＤ／Ａ変換器
２４及び２６にそれぞれ供給して、アナログ信号
に変換する。スイツチ２８及び３０は、ラツチ回
路２２及び２０の上位Ｎビツト（この実施例では
１ビツト）に応じて、接地電圧又は電圧Ｅを選択
する。なお、電圧Ｅは、Ｄ／Ａ変換器の最上位ビ
ツトに対応する電圧の２倍である。また、表示の
解像度を上げる場合は、ラツチ回路２２及び２０
の出力デジタル信号の上位ＭビツトをＤ／Ａ変換
機２４及び２６に供給し、下位Ｎビツトをスイツ
チ２８及び２６に供給する。この場合、電圧Ｅは
Ｄ／Ａ変換器の最下位ビツトに対応する電圧Ｅの
２分の１である。いずれの場合も、加算器３２は
Ｄ／Ａ変換器２４及びスイツチ２８の出力信号を
加算して、表示器３６の水平偏向回路に供給す
る。また、加算回路３４は、Ｄ／Ａ変換器２６及
びスイツチ３０の出力信号を加算し、表示器３６
の垂直偏向回路に供給する。よつて、Ｄ／Ａ変換
機の特性以上に表示領域を拡大できたり、表示解
像度を上げることができる。なお、表示領域及び
解像度は、最終的には表示器の特性で制限され
る。
び２０の出力信号の下位ＭビツトをＤ／Ａ変換器
２４及び２６にそれぞれ供給して、アナログ信号
に変換する。スイツチ２８及び３０は、ラツチ回
路２２及び２０の上位Ｎビツト（この実施例では
１ビツト）に応じて、接地電圧又は電圧Ｅを選択
する。なお、電圧Ｅは、Ｄ／Ａ変換器の最上位ビ
ツトに対応する電圧の２倍である。また、表示の
解像度を上げる場合は、ラツチ回路２２及び２０
の出力デジタル信号の上位ＭビツトをＤ／Ａ変換
機２４及び２６に供給し、下位Ｎビツトをスイツ
チ２８及び２６に供給する。この場合、電圧Ｅは
Ｄ／Ａ変換器の最下位ビツトに対応する電圧Ｅの
２分の１である。いずれの場合も、加算器３２は
Ｄ／Ａ変換器２４及びスイツチ２８の出力信号を
加算して、表示器３６の水平偏向回路に供給す
る。また、加算回路３４は、Ｄ／Ａ変換器２６及
びスイツチ３０の出力信号を加算し、表示器３６
の垂直偏向回路に供給する。よつて、Ｄ／Ａ変換
機の特性以上に表示領域を拡大できたり、表示解
像度を上げることができる。なお、表示領域及び
解像度は、最終的には表示器の特性で制限され
る。
上述は本考案の好適な一実施例について説明し
たが、本考案の要旨を逸脱することなく種々の変
更が可能である。例えば、スイツチはアナログマ
ルチプレクサで３つ以上のアナログ電圧を選択し
てもよい。また、加算器には演算増幅器が利用で
きる。更に、スイツチ及び加算機の組合わせは、
水平又は垂直回路の一方のみに設けてもよい。
たが、本考案の要旨を逸脱することなく種々の変
更が可能である。例えば、スイツチはアナログマ
ルチプレクサで３つ以上のアナログ電圧を選択し
てもよい。また、加算器には演算増幅器が利用で
きる。更に、スイツチ及び加算機の組合わせは、
水平又は垂直回路の一方のみに設けてもよい。
［考案の効果］
上述の如く本考案によれば、安価でビツト数の
少ないＤ／Ａ変換器を用いて、ビツト数の多い
Ｄ／Ａ変換器を用いたのと同じ効果が得られる。
少ないＤ／Ａ変換器を用いて、ビツト数の多い
Ｄ／Ａ変換器を用いたのと同じ効果が得られる。
添付図は、本考案の好適な一実施例の回路図で
ある。 図において、２４及び２６はＤ／Ａ変換器、２
８及び３０はスイツチ、３２及び３４は加算器、
３６は表示器である。
ある。 図において、２４及び２６はＤ／Ａ変換器、２
８及び３０はスイツチ、３２及び３４は加算器、
３６は表示器である。
Claims (1)
- Ｍ＋Ｎビツトのデジタル信号をアナログ信号に
変換して、表示器における表示位置を制御する表
示装置において、上記デジタル信号のＭビツトを
アナログ信号に変換するデジタル・アナログ変換
器と、上記デジタル信号の残りのＮビツトに応じ
て複数のアナログ電圧の１つを選択するスイツチ
と、上記デジタル・アナログ変換器の出力信号及
び上記スイツチの出力信号を加算する加算回路と
を具え、該加算回路の出力信号により上記表示器
における表示位置を制御することを特徴とする表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13902185U JPH032942Y2 (ja) | 1985-09-11 | 1985-09-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13902185U JPH032942Y2 (ja) | 1985-09-11 | 1985-09-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6249196U JPS6249196U (ja) | 1987-03-26 |
| JPH032942Y2 true JPH032942Y2 (ja) | 1991-01-25 |
Family
ID=31044539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13902185U Expired JPH032942Y2 (ja) | 1985-09-11 | 1985-09-11 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH032942Y2 (ja) |
-
1985
- 1985-09-11 JP JP13902185U patent/JPH032942Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6249196U (ja) | 1987-03-26 |
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