JPH0828523B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0828523B2 JPH0828523B2 JP26059792A JP26059792A JPH0828523B2 JP H0828523 B2 JPH0828523 B2 JP H0828523B2 JP 26059792 A JP26059792 A JP 26059792A JP 26059792 A JP26059792 A JP 26059792A JP H0828523 B2 JPH0828523 B2 JP H0828523B2
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- H10P76/2041—Photolithographic processes
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- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ： Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｔｏｒ）の
製造方法に関し、特に広い面積と高品質（ｈｉｇｈ ｑ
ｕａｌｉｔｙ）のＴＦＴ ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒ
ｙｓｔａｌ Ｄｉｓｐｌａｙ）を製造するのに適合な薄
膜トランジスタの製造方法に関する。
ＦＴ： Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｔｏｒ）の
製造方法に関し、特に広い面積と高品質（ｈｉｇｈ ｑ
ｕａｌｉｔｙ）のＴＦＴ ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒ
ｙｓｔａｌ Ｄｉｓｐｌａｙ）を製造するのに適合な薄
膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】現在、ＴＦＴ−ＬＣＤは、より広いディ
スプレイ（Ｄｉｓｐｌａｙ）の面積と、より高い画素
（Ｐｉｘａｌ）密度およびより良質の映像を得るために
要求される平面ディスプレイ（ｆｌａｔ Ｄｉｓｐｌａ
ｙ）の最も有望な技術の中の１つである。ＴＦＴ−ＬＣ
Ｄにおいて１つの画素についての等価回路を図１に示
す。画素電極（ｅｌｅｃｔｒｏｄｅ）への電圧は、ゲー
トバスライン（ｇａｔｅ ｂｕｓｌｉｎｅ）を通じて供
給されたゲート電圧により切替えられる薄膜トランジス
タ（ＴＦＴ）を通じて信号ラインにより供給される。
スプレイ（Ｄｉｓｐｌａｙ）の面積と、より高い画素
（Ｐｉｘａｌ）密度およびより良質の映像を得るために
要求される平面ディスプレイ（ｆｌａｔ Ｄｉｓｐｌａ
ｙ）の最も有望な技術の中の１つである。ＴＦＴ−ＬＣ
Ｄにおいて１つの画素についての等価回路を図１に示
す。画素電極（ｅｌｅｃｔｒｏｄｅ）への電圧は、ゲー
トバスライン（ｇａｔｅ ｂｕｓｌｉｎｅ）を通じて供
給されたゲート電圧により切替えられる薄膜トランジス
タ（ＴＦＴ）を通じて信号ラインにより供給される。
【０００３】一般に、ゲート（ｇａｔｅ）とドレイン
（ｄｒａｉｎ）との間には不可避的に寄生コンデンサ
（Ｐａｒａｓｉｔｉｃ Ｃａｐａｃｉｔａｎｃｅ：Ｃｇ
ｄ）が存在する。この寄生コンデンサ（Ｃｇｄ）はオン
状態（ｏｎ−ｓｔａｔｅ）からオフ状態（ｏｆｆ−ｓｔ
ａｔｅ）へのゲート電圧の変化にしたがって（ａｃｃｏ
ｍｐａｎｉｅｄ）画素電極電圧に、図１に示すようにフ
ィードスルー（ｆｅｅｄ−ｔｈｒｏｕｇｈ）を惹起させ
る。このフィードスルー電圧（△Ｖ）は下記式（１）の
ように示すことができる。 このフィードスルー電圧（△Ｖ）は液晶クリスタル（ｌ
ｉｑｕｉｄ ｃｒｙｓｔａｌ）に印加される電圧の衡平
を失わせるようになり、ＬＣＤの明滅（ｆｌｉｃｋｅｒ
ｉｎｇ）を惹起させ、かつＬＣＤ信頼度（ｒｅｌｉａｂ
ｉｌｉｔｙ）の低下を招来させる。このフィードスルー
電圧を除去するために、ＣｓｔはＣｇｄに比べて充分に
大きくならなければならない。ＴＦＴ−ＬＣＤがずっと
大きくなり、より高い画素の密度を有する場合、Ｃｉｃ
はさらに大きくなり、かつ充電時間もさらに短くなる。
さらに大きくなった（ｅｎｌａｒｇｅｄ）Ｃｉｃは短い
時間に充電されなければならないし、ＴＦＴについての
オン電流（ＯＮ ｃｕｒｒｅｎｔ）を決めるＷ（ＴＦＴ
のチャネルの幅）／Ｌ（ＴＦＴチャネルの長さ）は、さ
らに大きくしなければならない。もし、Ｌが一定とすれ
ばＷとＣｇｄとはさらに大きくなる。フィードスルー電
圧（△Ｖ）を除去するためにＣｓｔは大きくしなければ
ならない。
（ｄｒａｉｎ）との間には不可避的に寄生コンデンサ
（Ｐａｒａｓｉｔｉｃ Ｃａｐａｃｉｔａｎｃｅ：Ｃｇ
ｄ）が存在する。この寄生コンデンサ（Ｃｇｄ）はオン
状態（ｏｎ−ｓｔａｔｅ）からオフ状態（ｏｆｆ−ｓｔ
ａｔｅ）へのゲート電圧の変化にしたがって（ａｃｃｏ
ｍｐａｎｉｅｄ）画素電極電圧に、図１に示すようにフ
ィードスルー（ｆｅｅｄ−ｔｈｒｏｕｇｈ）を惹起させ
る。このフィードスルー電圧（△Ｖ）は下記式（１）の
ように示すことができる。 このフィードスルー電圧（△Ｖ）は液晶クリスタル（ｌ
ｉｑｕｉｄ ｃｒｙｓｔａｌ）に印加される電圧の衡平
を失わせるようになり、ＬＣＤの明滅（ｆｌｉｃｋｅｒ
ｉｎｇ）を惹起させ、かつＬＣＤ信頼度（ｒｅｌｉａｂ
ｉｌｉｔｙ）の低下を招来させる。このフィードスルー
電圧を除去するために、ＣｓｔはＣｇｄに比べて充分に
大きくならなければならない。ＴＦＴ−ＬＣＤがずっと
大きくなり、より高い画素の密度を有する場合、Ｃｉｃ
はさらに大きくなり、かつ充電時間もさらに短くなる。
さらに大きくなった（ｅｎｌａｒｇｅｄ）Ｃｉｃは短い
時間に充電されなければならないし、ＴＦＴについての
オン電流（ＯＮ ｃｕｒｒｅｎｔ）を決めるＷ（ＴＦＴ
のチャネルの幅）／Ｌ（ＴＦＴチャネルの長さ）は、さ
らに大きくしなければならない。もし、Ｌが一定とすれ
ばＷとＣｇｄとはさらに大きくなる。フィードスルー電
圧（△Ｖ）を除去するためにＣｓｔは大きくしなければ
ならない。
【０００４】しかしながら、図１のＳＣラインの抵抗を
小さくすることができない。なぜならば、画素アパーチ
ャレート（ｐｉｘｅｌ ａｐｅｒｔｕｒｅ ｒａｔｅ）
に対する制限がないためである。したがって、ディスプ
レイが大きければ大きいほどＳＣ電極電圧を制御するこ
とは困難である。このような問題を解決するために効率
的な方法としては、Ｃｇｄを減少させるものがある。こ
のＣｇｄの発生根源はゲート電極とソース及びドレーン
電極との間のオーバラップ（ｏｖｅｒｌａｐ）にある。
小さくすることができない。なぜならば、画素アパーチ
ャレート（ｐｉｘｅｌ ａｐｅｒｔｕｒｅ ｒａｔｅ）
に対する制限がないためである。したがって、ディスプ
レイが大きければ大きいほどＳＣ電極電圧を制御するこ
とは困難である。このような問題を解決するために効率
的な方法としては、Ｃｇｄを減少させるものがある。こ
のＣｇｄの発生根源はゲート電極とソース及びドレーン
電極との間のオーバラップ（ｏｖｅｒｌａｐ）にある。
【０００５】しかし、このオーバラップはインバーテッ
ドスタッカードタイプ（ｉｎｖｅｒｔｅｄ ｓｔａｇｇ
ｅｒｄ ｔｙｐｅ）ＴＦＴについては必要不可欠な要素
であり、このオーバラップは広い面積において要求さ
れ、マスク（ｍａｓｋ）整列（ａｌｉｇｎｍｅｎｔ）の
正確度により２μｍ以下で除去されることは困難であ
る。
ドスタッカードタイプ（ｉｎｖｅｒｔｅｄ ｓｔａｇｇ
ｅｒｄ ｔｙｐｅ）ＴＦＴについては必要不可欠な要素
であり、このオーバラップは広い面積において要求さ
れ、マスク（ｍａｓｋ）整列（ａｌｉｇｎｍｅｎｔ）の
正確度により２μｍ以下で除去されることは困難であ
る。
【０００６】図２で一般的なインバーテッドスタッカー
ドタイプＴＦＴを示す。これの特徴はゲート電極上に絶
縁層と半導体層とを形成したものである。ゲート電極に
ついてソース及びドレーン電極を自己整列させることに
より、このオーバラップは極めて（ｅｘｔｒｅｍｅｌ
ｙ）大きく減少することができる。しかし以前に報告さ
れた方法は通常的なリフトオフ（ｌｉｆｔ−ｏｆｆ）工
程を用いる。このリフトオフ工程はＴＦＴアレー（ａｒ
ｒａｙ）について非実用的であった。
ドタイプＴＦＴを示す。これの特徴はゲート電極上に絶
縁層と半導体層とを形成したものである。ゲート電極に
ついてソース及びドレーン電極を自己整列させることに
より、このオーバラップは極めて（ｅｘｔｒｅｍｅｌ
ｙ）大きく減少することができる。しかし以前に報告さ
れた方法は通常的なリフトオフ（ｌｉｆｔ−ｏｆｆ）工
程を用いる。このリフトオフ工程はＴＦＴアレー（ａｒ
ｒａｙ）について非実用的であった。
【０００７】このような問題点を解決するために、ＮＥ
Ｃ社の西田氏他は、新しい自己整列のＴＦＴを開発し
た。この新しいＴＦＴは背面露光処理と共にイオンドー
ピング（ｉｏｎ ｄｏｐｉｎｇ）工程およびクロミウム
シリサイドの形成技術を利用した。また、この新しいＴ
ＦＴはＴＦＴ−ＬＣＤＳの製造に充分に有用した。
Ｃ社の西田氏他は、新しい自己整列のＴＦＴを開発し
た。この新しいＴＦＴは背面露光処理と共にイオンドー
ピング（ｉｏｎ ｄｏｐｉｎｇ）工程およびクロミウム
シリサイドの形成技術を利用した。また、この新しいＴ
ＦＴはＴＦＴ−ＬＣＤＳの製造に充分に有用した。
【０００８】西田氏他によって提案された新しいＴＦＴ
の製造工程を図３、図４、図５、図６、図７を参照して
説明する。まず、図３に示すように、絶縁性透明基板
（１）上にゲート電極（２）を形成した後、露出された
全ての表面にわたって第１絶縁体（３）と半導体として
の非晶質シリコン（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏ
ｎ）（４）および第２絶縁体（５）とを順次化学気相成
長（ＣＶＤ）法により蒸着する。ついで第２絶縁体
（５）上にホトレジスト（６）を塗布する。図４に示す
ように、絶縁性透明基板（１）の側で、背面露光（ｂａ
ｃｋ ｓｕｂｓｔｒａｔｅ ｅｘｐｏｓｕｒｅ）してホ
トレジストパターン（６ａ）を形成する。図５に示すよ
うに、ホトレジストパターン（６ａ）をマスクとして第
２絶縁体（５）をドライエッチ（ｄｒｙ ｅｔｃｈ）し
てホトレジストパターン（６ａ）の下側に該当する第２
絶縁体パターン（５ａ）のみ残存させて除去した後、ホ
トレジストパターン（６ａ）を剥離する。第２絶縁体パ
ターン（５ａ）をマスクとして高濃度のＮ型（Ｎ+ 型）
の不純物イオン、例えば燐を３０ｋｅｖのエネルギで非
晶質シリコン（４）の所定深さまで注入する。それによ
って、Ｎ+ 型不純物イオンが注入された非晶質シリコン
（４）部分は、第２絶縁体パターン（５ａ）の両側にお
いて、Ｎ+ 型導電層（７）に変換される。この時、第２
絶縁体パターン（５ａ）の下部に配された非晶質シリコ
ン（４）部分には燐のようなＮ+ 型不純物イオンは注入
されない。図６に示すように、スパッタリング（ｓｐｕ
ｔｔｅｒｉｎｇ）法により露出された全ての表面にわた
って高融点を有する耐火性金属（８）を１００ｎｍの厚
さほど蒸着する。この耐火性金属としてはクロミウムを
使用する。耐火性金属（８）が蒸着される時、この耐火
性金属（８）に接触するＮ+ 導電層（７）の部分には約
５ｎｍ以下のシリサイド（ｓｉｌｉｃｉｄｅ）（９）に
変換される。このシリサイド（９）は耐火性金属（８）
とエッチ選択度が異なるので、以後に行われる耐火性金
属（８）を除去する時、これと共にエッチングされな
い。したがって工程を安定化させることができる。ここ
で、第２絶縁体パターン（５ａ）はチャネル保護層（ｃ
ｈａｎｎｅｌ ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）
として使用され、第２絶縁体パターン（５ａ）の下側の
非晶質シリコン（４）はチャネル層として使用され、第
２絶縁体パターン（５ａ）の両側に形成されたＮ+ 導電
層（７）（７ａ）は各々ソース領域およびドレーン領域
として使用され、かつ各Ｎ+ 導電層（７）（７ａ）の上
側に形成されたシリサイド（９）（９ａ）は各々ソース
領域およびドレーン領域として使用される。図７に示す
ように、耐火性金属（８）を、エッチェント（ｅｔｃｈ
ａｎｔ）を用いてパターニング（ｐａｔｔｅｒｎｉｎ
ｇ）する。このとき、第２絶縁体パターン（５ａ）の両
側に位置した各シリサイド（９）（９ａ）上には他のソ
ース及びドレーン電極として使用するために一部分の耐
火性金属（１０）（１０ａ）が残存する。
の製造工程を図３、図４、図５、図６、図７を参照して
説明する。まず、図３に示すように、絶縁性透明基板
（１）上にゲート電極（２）を形成した後、露出された
全ての表面にわたって第１絶縁体（３）と半導体として
の非晶質シリコン（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏ
ｎ）（４）および第２絶縁体（５）とを順次化学気相成
長（ＣＶＤ）法により蒸着する。ついで第２絶縁体
（５）上にホトレジスト（６）を塗布する。図４に示す
ように、絶縁性透明基板（１）の側で、背面露光（ｂａ
ｃｋ ｓｕｂｓｔｒａｔｅ ｅｘｐｏｓｕｒｅ）してホ
トレジストパターン（６ａ）を形成する。図５に示すよ
うに、ホトレジストパターン（６ａ）をマスクとして第
２絶縁体（５）をドライエッチ（ｄｒｙ ｅｔｃｈ）し
てホトレジストパターン（６ａ）の下側に該当する第２
絶縁体パターン（５ａ）のみ残存させて除去した後、ホ
トレジストパターン（６ａ）を剥離する。第２絶縁体パ
ターン（５ａ）をマスクとして高濃度のＮ型（Ｎ+ 型）
の不純物イオン、例えば燐を３０ｋｅｖのエネルギで非
晶質シリコン（４）の所定深さまで注入する。それによ
って、Ｎ+ 型不純物イオンが注入された非晶質シリコン
（４）部分は、第２絶縁体パターン（５ａ）の両側にお
いて、Ｎ+ 型導電層（７）に変換される。この時、第２
絶縁体パターン（５ａ）の下部に配された非晶質シリコ
ン（４）部分には燐のようなＮ+ 型不純物イオンは注入
されない。図６に示すように、スパッタリング（ｓｐｕ
ｔｔｅｒｉｎｇ）法により露出された全ての表面にわた
って高融点を有する耐火性金属（８）を１００ｎｍの厚
さほど蒸着する。この耐火性金属としてはクロミウムを
使用する。耐火性金属（８）が蒸着される時、この耐火
性金属（８）に接触するＮ+ 導電層（７）の部分には約
５ｎｍ以下のシリサイド（ｓｉｌｉｃｉｄｅ）（９）に
変換される。このシリサイド（９）は耐火性金属（８）
とエッチ選択度が異なるので、以後に行われる耐火性金
属（８）を除去する時、これと共にエッチングされな
い。したがって工程を安定化させることができる。ここ
で、第２絶縁体パターン（５ａ）はチャネル保護層（ｃ
ｈａｎｎｅｌ ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）
として使用され、第２絶縁体パターン（５ａ）の下側の
非晶質シリコン（４）はチャネル層として使用され、第
２絶縁体パターン（５ａ）の両側に形成されたＮ+ 導電
層（７）（７ａ）は各々ソース領域およびドレーン領域
として使用され、かつ各Ｎ+ 導電層（７）（７ａ）の上
側に形成されたシリサイド（９）（９ａ）は各々ソース
領域およびドレーン領域として使用される。図７に示す
ように、耐火性金属（８）を、エッチェント（ｅｔｃｈ
ａｎｔ）を用いてパターニング（ｐａｔｔｅｒｎｉｎ
ｇ）する。このとき、第２絶縁体パターン（５ａ）の両
側に位置した各シリサイド（９）（９ａ）上には他のソ
ース及びドレーン電極として使用するために一部分の耐
火性金属（１０）（１０ａ）が残存する。
【０００９】以上説明したように、西田氏他の技術によ
れば、背面露光によりソース領域とドレーン領域とがゲ
ート電極（２）に自己整列（ｓｅｌｆ−ａｌｉｇｎｅ
ｄ）されて形成される。したがって、ゲート電極とソー
ス領域及びドレーン領域の間のチャネルオーバラップ部
分が減少されるので、以前のリフトオフ工程を利用した
技術よりゲート電極とソース領域及びドレーン領域の間
で発生される寄生コンデンサを減少することができ、し
かも信号対雑音比（Ｓｉｇｎａｌ／ｎｏｉｓｅ ｒａｔ
ｉｏ）を改善することができる。すなわち、寄生コンデ
ンサは雑音として作用する。西田氏他の技術によれば、
チャネルオーバラップが１μｍまで減少された。このよ
うに高品質のＴＦＴ−ＬＣＤＳの製造のために、ゲート
電極とソース領域及びドレーン領域との間、チャネルオ
ーバラップ部分を、できるだけ減少するのが現在技術の
最もおおきな課題である。
れば、背面露光によりソース領域とドレーン領域とがゲ
ート電極（２）に自己整列（ｓｅｌｆ−ａｌｉｇｎｅ
ｄ）されて形成される。したがって、ゲート電極とソー
ス領域及びドレーン領域の間のチャネルオーバラップ部
分が減少されるので、以前のリフトオフ工程を利用した
技術よりゲート電極とソース領域及びドレーン領域の間
で発生される寄生コンデンサを減少することができ、し
かも信号対雑音比（Ｓｉｇｎａｌ／ｎｏｉｓｅ ｒａｔ
ｉｏ）を改善することができる。すなわち、寄生コンデ
ンサは雑音として作用する。西田氏他の技術によれば、
チャネルオーバラップが１μｍまで減少された。このよ
うに高品質のＴＦＴ−ＬＣＤＳの製造のために、ゲート
電極とソース領域及びドレーン領域との間、チャネルオ
ーバラップ部分を、できるだけ減少するのが現在技術の
最もおおきな課題である。
【００１０】
【発明が解決しようとする課題】しかしながら、従来技
術は次のような問題点が発生した。図４に示すように、
絶縁性透明基板（１）の背面（ｂａｃｋ ｓｉｄｅ）に
おいて、背面露光を実施する時、形成されるホトレジス
トパターン（６ａ）はゲート電極（２）の長さ（ｌｅｎ
ｇｔｈ）と同一にしなければならない。これによりチャ
ネルオーバラップを減少させることができる。しかし、
実際に露光のための光の回析によりホトレジストパター
ン（６ａ）の幅は図４に示すように、ゲート電極（２）
の長さより根本的に狭幅になる。したがってゲート電極
（２）の両側エッジより内方にチャネルオーバラップが
発生する。勿論、この狭幅は露光時間（ｅｘｐｏｓｕｒ
ｅ ｔｉｍｅ）および現像時間（ｄｅｖｅｌｏｐｉｎｇ
ｔｉｍｅ）により僅かに変化することもある。特に露
光のために使用された光（例えばｇ線）の回析角度は絶
縁性透明基板（１）上に形成される非晶質シリコン
（４）と第１絶縁体（３）および第２絶縁体（５）の厚
さにより変化するため、ホトレジストパターン（６ａ）
および第２絶縁体パターン（５ａ）の幅も同様に変化す
る。このような要因により、西田氏他の技術において
は、チャネルオーバラップを減少させることに限界があ
った。また、この第２絶縁体パターン（５ａ）は、ソー
ス領域及びドレーン領域の幅及びチャネル幅を決定し、
これと同時にチャネルオーバラップの程度が決定するの
で、第２絶縁体パターン（５ａ）が随時変化すると、Ｔ
ＦＴを多量製造することにおいて、一貫性を失われるの
で、多くの困難な点が発生する。結果的に、上述した西
田氏他のように、自己整列技術のみを用いてチャネルオ
ーバラップを減少するには限界があったので、ＴＦＴの
特性を向上させることができなかった。
術は次のような問題点が発生した。図４に示すように、
絶縁性透明基板（１）の背面（ｂａｃｋ ｓｉｄｅ）に
おいて、背面露光を実施する時、形成されるホトレジス
トパターン（６ａ）はゲート電極（２）の長さ（ｌｅｎ
ｇｔｈ）と同一にしなければならない。これによりチャ
ネルオーバラップを減少させることができる。しかし、
実際に露光のための光の回析によりホトレジストパター
ン（６ａ）の幅は図４に示すように、ゲート電極（２）
の長さより根本的に狭幅になる。したがってゲート電極
（２）の両側エッジより内方にチャネルオーバラップが
発生する。勿論、この狭幅は露光時間（ｅｘｐｏｓｕｒ
ｅ ｔｉｍｅ）および現像時間（ｄｅｖｅｌｏｐｉｎｇ
ｔｉｍｅ）により僅かに変化することもある。特に露
光のために使用された光（例えばｇ線）の回析角度は絶
縁性透明基板（１）上に形成される非晶質シリコン
（４）と第１絶縁体（３）および第２絶縁体（５）の厚
さにより変化するため、ホトレジストパターン（６ａ）
および第２絶縁体パターン（５ａ）の幅も同様に変化す
る。このような要因により、西田氏他の技術において
は、チャネルオーバラップを減少させることに限界があ
った。また、この第２絶縁体パターン（５ａ）は、ソー
ス領域及びドレーン領域の幅及びチャネル幅を決定し、
これと同時にチャネルオーバラップの程度が決定するの
で、第２絶縁体パターン（５ａ）が随時変化すると、Ｔ
ＦＴを多量製造することにおいて、一貫性を失われるの
で、多くの困難な点が発生する。結果的に、上述した西
田氏他のように、自己整列技術のみを用いてチャネルオ
ーバラップを減少するには限界があったので、ＴＦＴの
特性を向上させることができなかった。
【００１１】本発明は上記の問題点を解決するためのも
ので、ゲート電極とソース及びドレーン領域との間のチ
ャネルオーバラップを減少して寄生コンデンサを減少さ
せて信号対雑音比を向上させることができる薄膜トラン
ジスタの製造方法を提供することを目的とする。
ので、ゲート電極とソース及びドレーン領域との間のチ
ャネルオーバラップを減少して寄生コンデンサを減少さ
せて信号対雑音比を向上させることができる薄膜トラン
ジスタの製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、絶縁性の透明基板上にゲート電
極を形成する。絶縁性の透明基板とゲート電極との露出
された全ての表面にわたって第１絶縁体と非晶質シリコ
ン層および第２絶縁体を順次形成する。第２絶縁体上に
ホトレジストを塗布した後、絶縁性透明基板の背面でゲ
ート電極を光遮断用マスクとして背面露光を実施してホ
トレジストパターンを形成する。以後、ホトレジストパ
ターンの長さがゲート電極の長さに近接するように、ホ
トレジストパターンを所定温度でから焼き（ｂａｋｉｎ
ｇ）し、フローイング（ｆｌｏｗｉｎｇ）させる。ホト
レジストパターンをマスクとして第２絶縁体をエッチン
グしてチャネル保護層として使用される第２絶縁体パタ
ーンを形成した後、第２絶縁体パターンをマスクとして
所定導電型の不純物イオンを非晶質シリコンの基板内に
注入して、第２絶縁体パターンで覆わない第２絶縁体パ
ターンの下側部分にチャネルを、第２絶縁体パターンの
両側に該当する非晶質シリコン内にソース領域及びドレ
ーン領域として使用される所定導電型の非晶質シリコン
層を各々形成する。第２絶縁体パターンと所定導電型の
非晶質シリコン層との露出された全ての表面上に高融点
を有する耐火金属を蒸着し、この耐火金属と接触する所
定導電型の非晶質シリコンをソース領域及びドレーン領
域の電極として使用されるシリサイドに変化させる。前
記第２絶縁体パターンの両側に位置したシリサイド上
に、このシリサイドと共にソース電極とドレーン電極と
に使用される一部分を除外し、前記耐火金属をエッチン
グして除去する。
めに、本発明によれば、絶縁性の透明基板上にゲート電
極を形成する。絶縁性の透明基板とゲート電極との露出
された全ての表面にわたって第１絶縁体と非晶質シリコ
ン層および第２絶縁体を順次形成する。第２絶縁体上に
ホトレジストを塗布した後、絶縁性透明基板の背面でゲ
ート電極を光遮断用マスクとして背面露光を実施してホ
トレジストパターンを形成する。以後、ホトレジストパ
ターンの長さがゲート電極の長さに近接するように、ホ
トレジストパターンを所定温度でから焼き（ｂａｋｉｎ
ｇ）し、フローイング（ｆｌｏｗｉｎｇ）させる。ホト
レジストパターンをマスクとして第２絶縁体をエッチン
グしてチャネル保護層として使用される第２絶縁体パタ
ーンを形成した後、第２絶縁体パターンをマスクとして
所定導電型の不純物イオンを非晶質シリコンの基板内に
注入して、第２絶縁体パターンで覆わない第２絶縁体パ
ターンの下側部分にチャネルを、第２絶縁体パターンの
両側に該当する非晶質シリコン内にソース領域及びドレ
ーン領域として使用される所定導電型の非晶質シリコン
層を各々形成する。第２絶縁体パターンと所定導電型の
非晶質シリコン層との露出された全ての表面上に高融点
を有する耐火金属を蒸着し、この耐火金属と接触する所
定導電型の非晶質シリコンをソース領域及びドレーン領
域の電極として使用されるシリサイドに変化させる。前
記第２絶縁体パターンの両側に位置したシリサイド上
に、このシリサイドと共にソース電極とドレーン電極と
に使用される一部分を除外し、前記耐火金属をエッチン
グして除去する。
【００１３】
【実 施 例】本発明の実施例を図８、図９、図１０、
図１１、図１２、図１３を参照して詳述する。図８に示
すように、絶縁性の透明基板としてのガラス基板（１
１）上にゲート電極のための金属、例えばクロミウムを
化学気相成長（ＣＶＤ）法により形成した後、このクロ
ミウムをパターニングしてゲート電極（１２）を形成す
る。ゲート絶縁のための厚さ２０００〜３０００オング
ストロームのシリコン窒化（ＳｉＮｘ）（１３）と、半
導体層としての厚さ１０００オングストロームの非晶質
シリコン（ａ−Ｓｉ：Ｈ）（１４）およびチャネル保護
（Ｃｈａｎｎｅｌ Ｐａｓｓｉｖａｔｉｏｎ）のための
厚さ２０００〜３０００オングストロームのシリコン窒
化膜（ＳｉＮｘ）（１５）をＣＶＤ法により順次蒸着す
る。ここで、非晶質シリコンの代わりに多結晶（ｐｏｌ
ｙ）シリコンを使用することもある。また、ゲート電極
としてクロミウムの代わりにアルミニウム、プラチナ、
チタニウム、モリブデン、ドーピング（ｄｏｐ）された
多結晶シリコン等が使用されることもある。
図１１、図１２、図１３を参照して詳述する。図８に示
すように、絶縁性の透明基板としてのガラス基板（１
１）上にゲート電極のための金属、例えばクロミウムを
化学気相成長（ＣＶＤ）法により形成した後、このクロ
ミウムをパターニングしてゲート電極（１２）を形成す
る。ゲート絶縁のための厚さ２０００〜３０００オング
ストロームのシリコン窒化（ＳｉＮｘ）（１３）と、半
導体層としての厚さ１０００オングストロームの非晶質
シリコン（ａ−Ｓｉ：Ｈ）（１４）およびチャネル保護
（Ｃｈａｎｎｅｌ Ｐａｓｓｉｖａｔｉｏｎ）のための
厚さ２０００〜３０００オングストロームのシリコン窒
化膜（ＳｉＮｘ）（１５）をＣＶＤ法により順次蒸着す
る。ここで、非晶質シリコンの代わりに多結晶（ｐｏｌ
ｙ）シリコンを使用することもある。また、ゲート電極
としてクロミウムの代わりにアルミニウム、プラチナ、
チタニウム、モリブデン、ドーピング（ｄｏｐ）された
多結晶シリコン等が使用されることもある。
【００１４】ついでシリコン窒化膜（ＳｉＮｘ）（１
５）上にホトレジスト（１６）を塗布（ｃｏａｔｉｎ
ｇ）する。図９に示すように、ホトレジスト（１６）を
ガラス基板（１１）の背面（例えばｇ線）により背面露
光処理させてホトレジストパターン（１６ａ）を形成す
る。この時、ゲート電極（１２）は光マスク（Ｐｈｏｔ
ｏｍａｓｋ）として使用される。したがって、ホトレジ
ストパータン（１６ａ）はゲート電極（１２）の長さと
同一にしなければならない。
５）上にホトレジスト（１６）を塗布（ｃｏａｔｉｎ
ｇ）する。図９に示すように、ホトレジスト（１６）を
ガラス基板（１１）の背面（例えばｇ線）により背面露
光処理させてホトレジストパターン（１６ａ）を形成す
る。この時、ゲート電極（１２）は光マスク（Ｐｈｏｔ
ｏｍａｓｋ）として使用される。したがって、ホトレジ
ストパータン（１６ａ）はゲート電極（１２）の長さと
同一にしなければならない。
【００１５】しかし、従来技術で説明されたように、シ
リコン窒化膜（１３）（１５）および非晶質シリコン
（１４）の厚さ等による露出用の光の回析により、ホト
レジストパターン（１６ａ）は図９に示すように、ゲー
ト電極（１２）の長さより短い幅（ｄ）を有する。この
幅（ｄ）が短いほどチャネルオーバラップが発生する。
このホトレジストパターン（１６ａ）の幅はホトレジス
ト（１６）の露光時間と現像時間により制御されること
もあるが、露出用の光の回析によりホトレジスト（１
６）は根本的にゲート電極（１２）にエッジ（ｅｄｇ
ｅ）より内方に露光されるので、チャネルオーバラップ
の幅を縮小することには限界がある。
リコン窒化膜（１３）（１５）および非晶質シリコン
（１４）の厚さ等による露出用の光の回析により、ホト
レジストパターン（１６ａ）は図９に示すように、ゲー
ト電極（１２）の長さより短い幅（ｄ）を有する。この
幅（ｄ）が短いほどチャネルオーバラップが発生する。
このホトレジストパターン（１６ａ）の幅はホトレジス
ト（１６）の露光時間と現像時間により制御されること
もあるが、露出用の光の回析によりホトレジスト（１
６）は根本的にゲート電極（１２）にエッジ（ｅｄｇ
ｅ）より内方に露光されるので、チャネルオーバラップ
の幅を縮小することには限界がある。
【００１６】図１０に示すように、ホトレジストパター
ン（１６ａ）を１２０℃〜１５０℃の温度で１０分乃至
３０分間から焼きしてホトレジストパターン（１６ａ）
の幅がゲート電極の長さと一致するようにフローイング
させる。これにより、ホトレジストパターン（１６ａ）
とシリコン窒化膜（１５）との接触面が広くなる。図１
０の点線は元のホトレジストパターン（１６ａ）を、実
線はフローイングされたホトレジストパターン（１６
ａ）を示す。
ン（１６ａ）を１２０℃〜１５０℃の温度で１０分乃至
３０分間から焼きしてホトレジストパターン（１６ａ）
の幅がゲート電極の長さと一致するようにフローイング
させる。これにより、ホトレジストパターン（１６ａ）
とシリコン窒化膜（１５）との接触面が広くなる。図１
０の点線は元のホトレジストパターン（１６ａ）を、実
線はフローイングされたホトレジストパターン（１６
ａ）を示す。
【００１７】この時、から焼き温度と時間をよく調節す
ればチャネルオーバラップを０．５μｍ以下まで減少さ
せることができる。図１１に示すように、フローイング
されたホトレジストパターン（１６ａ）をマスクとして
チャネル保護用シリコン窒化膜（１５）をエッチングし
てチャネル保護用シリコン窒化膜パターン（１５ａ）を
形成した後、ホトレジストパターン（１６ａ）を除去す
る。この時エッチ（ｅｔｃｈ）法はドライエッチ法であ
り、サイドエッチング（Ｓｉｄｅ ｅｔｃｈｉｎｇ）を
回避するために、リアクティブイオンエッチング（Ｒｅ
ａｃｔｉｖｅｉｏｎ ｅｔｃｈｉｎｇ）法を使用する。
ればチャネルオーバラップを０．５μｍ以下まで減少さ
せることができる。図１１に示すように、フローイング
されたホトレジストパターン（１６ａ）をマスクとして
チャネル保護用シリコン窒化膜（１５）をエッチングし
てチャネル保護用シリコン窒化膜パターン（１５ａ）を
形成した後、ホトレジストパターン（１６ａ）を除去す
る。この時エッチ（ｅｔｃｈ）法はドライエッチ法であ
り、サイドエッチング（Ｓｉｄｅ ｅｔｃｈｉｎｇ）を
回避するために、リアクティブイオンエッチング（Ｒｅ
ａｃｔｉｖｅｉｏｎ ｅｔｃｈｉｎｇ）法を使用する。
【００１８】高濃度Ｎ型（Ｎ+ 型）の不純物イオン（例
えば燐）が４×１０15ｄｏｓｅ／ｃｍ2 ほどの密度で、
かつ２５ｋｅｖ−３５ｋｅｖの加速エネルギで、マスク
としてシリコン窒化膜パターン（１５ａ）を用いて、所
定の深さに非晶質シリコン（１４）が注入される。それ
によって、所定深さのＮ+ 型非晶質シリコン（１７）
（１７ａ）がシリコン窒化膜パターン（１５ａ）の両側
に配された非晶質シリコン（１４）部分に形成される。
えば燐）が４×１０15ｄｏｓｅ／ｃｍ2 ほどの密度で、
かつ２５ｋｅｖ−３５ｋｅｖの加速エネルギで、マスク
としてシリコン窒化膜パターン（１５ａ）を用いて、所
定の深さに非晶質シリコン（１４）が注入される。それ
によって、所定深さのＮ+ 型非晶質シリコン（１７）
（１７ａ）がシリコン窒化膜パターン（１５ａ）の両側
に配された非晶質シリコン（１４）部分に形成される。
【００１９】この時、シリコン窒化膜パターン（１５
ａ）によりＮ+ 型不純物がドーピング（ｄｏｐｅｄ）さ
れない非晶質シリコン（１４）はチャネル領域になり、
Ｎ+ 型非晶質シリコン（１７）（１７ａ）は各々ソース
領域とドレーン領域とになる。図１２に示すように、高
融点を有する耐火金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔ
ａｌ）としてクロミウム（１８）スパッタリング法によ
り露出された全ての表面にわたって１００ｎｍの厚さで
蒸着する。
ａ）によりＮ+ 型不純物がドーピング（ｄｏｐｅｄ）さ
れない非晶質シリコン（１４）はチャネル領域になり、
Ｎ+ 型非晶質シリコン（１７）（１７ａ）は各々ソース
領域とドレーン領域とになる。図１２に示すように、高
融点を有する耐火金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔ
ａｌ）としてクロミウム（１８）スパッタリング法によ
り露出された全ての表面にわたって１００ｎｍの厚さで
蒸着する。
【００２０】この時、非晶質シリコン（１４）とクロミ
ウム（１８）との界面に相当するＮ+ 型非晶質シリコン
（１７）（１７ａ）上には合金（ａｌｌｏｙｉｎｇ）が
発生して５ｎｍ以下の薄いクロミウムシリサイド（Ｃｒ
Ｓｉｘ）（１９）（１９ａ）が各々形成される。クロミ
ウムシリサイド（ＣｒＳｉｘ）（１９）（１９ａ）の厚
さを増加させるために、２５０°〜３００℃温度範囲お
よび３０分以下の時間範囲でアニール（ａｎｎｅａｌｉ
ｎｇ）工程を実行する。したがって、所望する厚さのク
ロミウムシリサイド（１９）が形成できる。
ウム（１８）との界面に相当するＮ+ 型非晶質シリコン
（１７）（１７ａ）上には合金（ａｌｌｏｙｉｎｇ）が
発生して５ｎｍ以下の薄いクロミウムシリサイド（Ｃｒ
Ｓｉｘ）（１９）（１９ａ）が各々形成される。クロミ
ウムシリサイド（ＣｒＳｉｘ）（１９）（１９ａ）の厚
さを増加させるために、２５０°〜３００℃温度範囲お
よび３０分以下の時間範囲でアニール（ａｎｎｅａｌｉ
ｎｇ）工程を実行する。したがって、所望する厚さのク
ロミウムシリサイド（１９）が形成できる。
【００２１】高融点を有する耐火金属としては、クロミ
ウム（Ｃｒ）の他、白金（Ｐｔ）、チタニウム（Ｔ
ｉ）、モリブデン（Ｍｏ）等を使用することができる。
チャネル保護用シリコン窒化膜パターン（１５ａ）の両
側に各々形成されたクロミウムシリサイド（１９）（１
９ａ）は各々ソース及びドレーン電極として使用され
る。
ウム（Ｃｒ）の他、白金（Ｐｔ）、チタニウム（Ｔ
ｉ）、モリブデン（Ｍｏ）等を使用することができる。
チャネル保護用シリコン窒化膜パターン（１５ａ）の両
側に各々形成されたクロミウムシリサイド（１９）（１
９ａ）は各々ソース及びドレーン電極として使用され
る。
【００２２】上述のように、ホトレジストパターン（１
６ａ）を所定条件下でフローイングさせることにより、
ゲート電極（１２）に対して自己整列されるように、ソ
ース領域およびドレーン領域が形成される。図１３の示
すように、クロミウム（１８）の一部分にホトレジスト
マスクを形成した後、クロミウム（１８）を該当するエ
ッチェントとしてウェットエッチ（ｗｅｔ ｅｔｃｈ）
して除去する。この時、クロミウムシリサイド（１９）
（１９ａ）の上側には各々第２ソース及びドレーン電極
として使用されるためのクロミウムパターン（１８ａ）
（１８ｂ）が残存する。クロミニウム（１８）のウェッ
トエッチする時、クロミウムシリサイド（１９）（１９
ａ）はクロミウム（１８）に比べてエッチ選択比（ｅｔ
ｃｈ ｓｅｌｅｃｔｉｖｉｔｙ）が異なるのでエッチン
グされない。
６ａ）を所定条件下でフローイングさせることにより、
ゲート電極（１２）に対して自己整列されるように、ソ
ース領域およびドレーン領域が形成される。図１３の示
すように、クロミウム（１８）の一部分にホトレジスト
マスクを形成した後、クロミウム（１８）を該当するエ
ッチェントとしてウェットエッチ（ｗｅｔ ｅｔｃｈ）
して除去する。この時、クロミウムシリサイド（１９）
（１９ａ）の上側には各々第２ソース及びドレーン電極
として使用されるためのクロミウムパターン（１８ａ）
（１８ｂ）が残存する。クロミニウム（１８）のウェッ
トエッチする時、クロミウムシリサイド（１９）（１９
ａ）はクロミウム（１８）に比べてエッチ選択比（ｅｔ
ｃｈ ｓｅｌｅｃｔｉｖｉｔｙ）が異なるのでエッチン
グされない。
【００２３】したがって、安定性があるクロミウニム
（１８）の除去が可能である。但し、ホトレジストパタ
ーン（１６ａ）をマスクとしてシリコン窒化膜（１５）
をリアクティブイオンエッチングする時、通常ＣＦ4 ガ
スまたはＣＨＦ3 ガスが使用されるが、この時、酸素
（Ｏ2 ）が含まれてはならない。
（１８）の除去が可能である。但し、ホトレジストパタ
ーン（１６ａ）をマスクとしてシリコン窒化膜（１５）
をリアクティブイオンエッチングする時、通常ＣＦ4 ガ
スまたはＣＨＦ3 ガスが使用されるが、この時、酸素
（Ｏ2 ）が含まれてはならない。
【００２４】一般に半導体素子の製造工程において、酸
素が添加される理由は、エッチングしようとする物質の
上部および下部に形成されたエッチ選択比のために使用
される。本発明で酸素を使用する場合、エッチ速度が速
くなってホトレジストパターン（１６ａ）までもエッチ
ングするので、チャネル保護用シリコン窒化膜パターン
（１５ａ）の設定された幅を得ることが困難である。シ
リコン窒化膜（１５）のエッチング時、酸素（Ｏ2 ）が
含まれないようにするために、エッチング用室内の真空
度が１０-6〜１０-7Ｔｏｒｒ以下となるように室内の空
気を充分に除去しなければならない。
素が添加される理由は、エッチングしようとする物質の
上部および下部に形成されたエッチ選択比のために使用
される。本発明で酸素を使用する場合、エッチ速度が速
くなってホトレジストパターン（１６ａ）までもエッチ
ングするので、チャネル保護用シリコン窒化膜パターン
（１５ａ）の設定された幅を得ることが困難である。シ
リコン窒化膜（１５）のエッチング時、酸素（Ｏ2 ）が
含まれないようにするために、エッチング用室内の真空
度が１０-6〜１０-7Ｔｏｒｒ以下となるように室内の空
気を充分に除去しなければならない。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
露出用の光の回折によりゲートの長さより短く形成され
るホトレジストパターン（１６ａ）をから焼きしてフロ
ーイングさせることにより、チャネル保護用シリコン窒
化膜パターン（１５ａ）の幅をゲート電極（１２）の長
さとほぼ等しくなるようにする。したがって、チャネル
オーバラップの幅を減少させ、しかも寄生コンデンサを
減少させることができるので、同一の大きさのＴＦＴに
比べて信号対雑音比が高いＴＦＴを製造することができ
る。
露出用の光の回折によりゲートの長さより短く形成され
るホトレジストパターン（１６ａ）をから焼きしてフロ
ーイングさせることにより、チャネル保護用シリコン窒
化膜パターン（１５ａ）の幅をゲート電極（１２）の長
さとほぼ等しくなるようにする。したがって、チャネル
オーバラップの幅を減少させ、しかも寄生コンデンサを
減少させることができるので、同一の大きさのＴＦＴに
比べて信号対雑音比が高いＴＦＴを製造することができ
る。
【図１】ＴＦＴ ＬＣＤにおいて１つの画素に対する等
価回路図である。
価回路図である。
【図２】インバーテッドスタッカードタイプ ＴＦＴ構
造を示す図面である。
造を示す図面である。
【図３】従来の自己整列された非晶質シリコンＴＦＴの
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４】従来の自己整列された非晶質シリコンＴＦＴの
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５】従来の自己整列された非晶質シリコンＴＦＴの
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６】従来の自己整列された非晶質シリコンＴＦＴの
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７】従来の自己整列された非晶質シリコンＴＦＴの
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８】本発明による非晶質シリコンＴＦＴの製造工程
を示す断面図である。
を示す断面図である。
【図９】本発明による非晶質シリコンＴＦＴの製造工程
を示す断面図である。
を示す断面図である。
【図１０】本発明による非晶質シリコンＴＦＴの製造工
程を示す断面図である。
程を示す断面図である。
【図１１】本発明による非晶質シリコンＴＦＴの製造工
程を示す断面図である。
程を示す断面図である。
【図１２】本発明による非晶質シリコンＴＦＴの製造工
程を示す断面図である。
程を示す断面図である。
【図１３】本発明による非晶質シリコンＴＦＴの製造工
程を示す断面図である。
程を示す断面図である。
１…ガラス基板、１２…ゲート電極、１３，１５…シリ
コン窒化膜、１４…非晶質シリコン、１６…ホトレジス
ト、１６ａ…ホトレジストパターン、１７，１７ａ…Ｎ
+ 型非晶質シリコン、１８…クロミウム、１９，１９ａ
…クロミウムシリサイド、１８ａ，１８ｂ…クロミウム
パターン。
コン窒化膜、１４…非晶質シリコン、１６…ホトレジス
ト、１６ａ…ホトレジストパターン、１７，１７ａ…Ｎ
+ 型非晶質シリコン、１８…クロミウム、１９，１９ａ
…クロミウムシリサイド、１８ａ，１８ｂ…クロミウム
パターン。
Claims (12)
- 【請求項１】 絶縁性の透明基板上に所定長さを有する
ゲート電極を形成するステップ； 露出された全ての表面にわたって第１絶縁体と非晶質シ
リコン層および第２絶縁体を順次形成するステップ； 第２絶縁体上にホトレジストを塗布した後、前記ゲート
電極を光遮断用マスクとして背面露光を実施してホトレ
ジストパターンを形成するステップ； チャネルオーバラップを防止するために、ホトレジスト
パターンを、その幅がゲート電極の長さに近接するよう
に、から焼きしてフローイングさせるステップ； フローイングされたホトレジストパターンをマスクとし
て第２絶縁体をエッチングしてチャネル保護用第２絶縁
体パターンを形成するステップ；フローイングされたホトレジストパターンを除去するス
テップ； 第２絶縁体パターン下側の非晶質シリコンはチャネル領
域になり、両側の非晶質シリコンは各々ソース領域及び
ドレーン領域としての所定導電型の非晶質シリコンにな
るように、前記第２絶縁体パターンをマスクとして、不
純物イオンを前記非晶質シリコンの所定深さまで注入す
るステップ； 露出された全ての表面上に高融点を有する耐火性金属を
蒸着し、この耐火性金属と接触する所定導電型の非晶質
シリコン内にソース電極及びドレーン電極としてのシリ
サイドを形成するステップ； 前記耐火性金属をパターニングして第２絶縁体パターン
の両側に各々前記シリサイドと共に、ソース電極および
ドレーン電極として使用される耐火性金属パターンを形
成するステップ； を含むことを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 第１絶縁体および第２絶縁体の物質とし
て、シリコン窒化膜が使用されることを特徴とする請求
項１記載の薄膜トランジスタの製造方法。 - 【請求項３】 絶縁性の透明基板は、ガラスまたは石英
のいずれかが使用されることを特徴とする請求項１記載
の薄膜トランジスタの製造方法。 - 【請求項４】 ゲート電極の物質として、プラチナ、ク
ロミウム、モリブデン、アルミニウムおよび所定導電型
のシリコンのいずれかであることを特徴とする請求項１
記載の薄膜トランジスタの製造方法。 - 【請求項５】 耐火性金属は、プラチナ、クロミウム、
モリブデンのいずれかであることを特徴とする請求項１
記載の薄膜トランジスタの製造方法。 - 【請求項６】 第１絶縁体および耐火性金属のパターニ
ングは、ドライエッチ法により実行されることを特徴と
する請求項１記載の薄膜トランジスタの製造方法。 - 【請求項７】 ドライエッチ工程は、リアクティブイオ
ンエッチングであることを特徴とする請求項６記載の薄
膜トランジスタの製造方法。 - 【請求項８】 リアクティブイオンエッチング時エッチ
ングガスに酸素（Ｏ2 ）が含まれてないようにすること
を特徴とする請求項７記載の薄膜トランジスタの製造方
法。 - 【請求項９】 シリサイドを形成するステップは、シリ
サイドを所望する厚さにするために、所定の条件下でア
ニールを実行するステップをさらに含むことを特徴とす
る請求項１記載の薄膜トランジスタの製造方法。 - 【請求項１０】 ソース電極およびドレーン電極として
使用される耐火性金属パターンの幅は、第２絶縁体パタ
ーンの両側のシリサイドの幅より小さくパターニングす
ることを特徴とする請求項１記載の薄膜トランジスタの
製造方法。 - 【請求項１１】 背面露光の工程の時間を、非晶質シリ
コン層の厚さに応じて変えることを特徴とする請求項１
記載の薄膜トランジスタの製造方法。 - 【請求項１２】 チャネルのための層として非晶質シリ
コンの代わりに多結晶シリコンが使用されることを特徴
とする請求項１記載の薄膜トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991/15599 | 1991-09-06 | ||
| KR1019910015599A KR940007451B1 (ko) | 1991-09-06 | 1991-09-06 | 박막트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235034A JPH05235034A (ja) | 1993-09-10 |
| JPH0828523B2 true JPH0828523B2 (ja) | 1996-03-21 |
Family
ID=19319678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26059792A Expired - Fee Related JPH0828523B2 (ja) | 1991-09-06 | 1992-09-04 | 薄膜トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5371025A (ja) |
| JP (1) | JPH0828523B2 (ja) |
| KR (1) | KR940007451B1 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3172840B2 (ja) * | 1992-01-28 | 2001-06-04 | 株式会社日立製作所 | アクティブマトリクス基板の製造方法および液晶表示装置 |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5130263A (en) * | 1990-04-17 | 1992-07-14 | General Electric Company | Method for photolithographically forming a selfaligned mask using back-side exposure and a non-specular reflecting layer |
-
1991
- 1991-09-06 KR KR1019910015599A patent/KR940007451B1/ko not_active Expired - Fee Related
-
1992
- 1992-09-03 US US07/940,060 patent/US5371025A/en not_active Expired - Lifetime
- 1992-09-04 JP JP26059792A patent/JPH0828523B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5371025A (en) | 1994-12-06 |
| JPH05235034A (ja) | 1993-09-10 |
| KR940007451B1 (ko) | 1994-08-18 |
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