JPH03296832A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明１よ　パイプライン制御を行うマイクロプロセッ
サに関し　特にそのようなマイクロプロセッサにおける
プログラムのデバッグに有効な改良に関するものであ４ 従来の技術 開発直後のツブログラムに内蔵する誤りを取り除く技術
とし５て沫　例えば特開昭６２−１７９０３３号公報に
示されていも　これはプログラムに内蔵する誤りを取り
除くために　プロセッサ内部にオペランドアクセスに関
する割込みを生じさせるブレークポイントを設定するた
めのアト１ノスを格納する１ノジスタを設り、プロセッ
サ内部においてブレ−クポイントによる割込みをプロセ
ッサ内部において発生させる手法であ八 発明が解決しようとする課題 ところで開発されるプログラムが複雑化するとそれに伴
ってデバッグのためのブレ−クポイントの数も増やす必
要が生じる力（多くのブレークポイントを設定すると実
時間における動作と大きく異なった動作を行う可能性が
あり、有効なデバッグが行えないこともある、ま）、Ｚ
、、近年のようにプロセッサに実装する機能が増大して
くるとプロセッサ内部にブレークポイントを設定するレ
ジスタを多く設けることが困難になるという課題があん
このような課題に対し２てプロセッサ外部にオペランド
アクセスに対するブＩノークポイントによる割込みを生
じさせる回路を付加することが考えられる力（データ処
理能力を高めるためにパイプライン制御を行っているマ
イクロプロセッサにおいて（戴　オペランドの書込みが
命令の実行とは独立して行われるたへ　外部回路からの
任意の命令に対して割込みを生じるブＩノークポイント
を設定できないといった問題があム　本発明はかかる点
に鑑へ　パイプライン制御を行うマイクロプロセッサに
おいて、任意の命令に対してブレークポイントによる割
込みを発生させることのできる回路をプロセッサ外部に
構築することを可能とし　しかも実時間あるいは実時間
に近い状況でのデバッグを可能とすることを目的とすム 課題を解決するための手段 本発明はアクセスするオペランドのメモリ上のアトｌメ
スを計算するアドレス演算手段と、アト１ノス演算手段
でのアト１／ス計算終了抵　命令を実行しメモリへ格納
するデータを生成する命令実行手段と、前記アドレス演
算手段の出力するオペランドアドレスをアドレス計算終
了後入力し保持するアドレス保持手段と、前期命令実行
手段の出力するデータを命令実行手段の処理終了後入力
し　前記アドレス保持手段の保持するアドレスにより指
定されるメモリ上の位冒ヘデータの書込みを行うオペラ
ンド格納手段と、前記オペランド格納手段のデータ書込
みの開始に先立って、プロセッサ外部より命令の実行開
始禁止要求を入力１−　前記オペランド格納手段のデー
タ書込みの開始時点で、前記命令実行手段における新な
命令の実行を停止させる命令実行停止手段と、前記オペ
ランド格納手段によるメモリへの書込み終了後、　前記
命令実行手段における新な命令の実行を再開させる命令
実行再開手段とを備えたマイクロプロセッサであム　前
記マイクロプロセッサに　前記アドレス演算手段よりオ
ペランドアドレスを入力するとともに　実行中のパスザ
イクルに対応するアドレスを、パスザイクルの終了前に
アドレスの変化を許可するアドレス先行許可信号をブロ
モ・ソサ外部より入力し　前記アドレス先行許可信号が
有効である場合に　フェッチバスサイクル実行中に書込
みを行うオペランドのアドレスをプロセッサ外部に出力
するとともに　メモリへ書込むデータに先行して書込み
アドレスが出力されていることを示すアドレス有効信号
を出力するバス制御手段を備えたマイクロプロセッサで
あム 作用 本発明は前記（７た構成により、マイクロプロセッサ外
部において、マイクロプロセッサの実行状況を監視し　
特定の条件を満たした場合にマイクロプロセッサより命
令の実行を禁止する命令実行禁止要求を入力１．、、オ
ペランドのメモリへの書込開始時点で命令実行手段にお
ける新な命令の実行を命令実行停止手段が禁止し　メモ
リへの書込が完了した時点で命令実行再開手段により命
令実行手段における命令の実行を再開させも　この時、
メモリへアクセスした命令の実行直後において命令の実
行を中断させたい場合１よ　メモリへのアクセス中に割
込み要求を行うことによって、オペランドアクセスが終
了した時点でのオペランドアクセスブレークを発生させ
ることができも　またオペランドブレークを発生させる
アドレス以外のデータへアクセスを行う場合は　通常の
動作と同じパイプライン動作が行なわれることが望まし
くｌすなわ板　メモリへの書込みを行う場・合Ｌ　　メ
モリへ書込むデータに先行して書込みアドレスが出力さ
れることにより、オペランドブレークを発生させるため
にメモリへの書き込みが終了するまで次命令の実行開始
を禁止するかどうかを、各メモリへの書き込みを行う毎
に判断でき、不要な命令の実行禁止状態を少なくするよ
うに動作す一実施例 第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図を示すものであム　第１図において、　１はパ
イプラインの制御を行うバイブライン制御同区　２は命
令のフェッチを行う命令フェッチ回路　３は命令フェッ
チ回路２においてフェッチされた命令の解読を行う第１
段の命令デコード回ｗＸ＆、４は第１段の命令デコード
回路３において解読された命令をさらに詳細に解読を行
う第２段の命令コード回路　５はデコード回路３、また
は４において命令をデコードした結果に基づきアクセス
するオペランドのアドレスを計算するオペランドアドレ
ス計算回路　６はデコード回路４での命令の解読結果に
基づきオペランドのフェッチあるいはレジスタ上のデー
タを処理する命令実行回路　７は命令実行回路６の実行
結果を図外のメモリに格納するオペランドライト回路１
０１．１０３゜１０５、　１０７．１０９は前記各回路
での処理が終了し各回路が空いている事をパイプライン
制御回路１に通知するステージ状態信号　１０′２．．
１０４．１０良　１０＆１１０はバイブライン制御回路
１が前記各回路に対して次命令の実行を停止させるため
のホールド信号８０はマイクロプロセッサ外部よりプロ
セッサ制御回路１に対してオペランドライト回路６にお
いてメモリへのオペランドの書き込みが行なわれている
間命令実行回路６での新な命令の実行を停止させる命令
先行実行禁止要求信号線であム　第２図は上記マイクロ
プロセッサにおいて、　ＩＦは命令フェッチステージを
、ＤＥＣ１は第１段の命令デコードステージを、ＤＥＣ
２は第２段の命令デコードステージを、ＯＡはオペラン
ドアドレス計算ステージを、ＯＦ／ＥＸはオペランドの
フェッチステージと命令実行ステージを、ＯＷはオペラ
ンドのライトステージを、Ｎ−Ｎ＋３は処理される各命
令をあられす。　ＩＦ、ＤＥＣ１、ＤＥＣ２，０ん０Ｆ
ＳＥム　ＯＷの各ステージは第１図においてそれぞれ命
令フェッチ回路２、命令デコード回路３および４、オペ
ランドアドレス計算回路５、命令実行回路６、オペラン
ドライト回路７において行う処理に対応すム　な抵　本
実施回路においてオペランドアドレス計算と第２段の命
令解読Ｊｉ　　ＯＡとＤＥＣ２ステージにおいて並列に
実行が可能であり、オペランドのフェッチと命令の実行
とはＯＦ／ＥＸステージにおいて排他的に行なわれも　
第２図に基づいてバイブライン制御回路を説明すも　先
ず、命令フェッチステージＩＦにおいて命令がフェッチ
されると、その命令は第１段の命令デコードステージＤ
ＥＣ１に送られデコードされも　デコードステージＤＥ
Ｃ１はデコード結果に基づき第２段の命令デコードステ
ージに処理結果を転送するとともに、　オペランドアド
レス計算回路５を制御す４　　′Ｍ２段のデコードステ
ージＤＥＣ２でｃ表　　さらに命令の詳細な解読を行な
（＼　その結果に基づき命令実行回路６を制御すム　さ
らに　命令実行回路６は命令の実行結果をメモリへ格納
が必要であれば　オペランドライト回路７を制御しメモ
リへの格納を行う。上記ステージが命令Ｎに対する処理
を終えて次ステージへ送出すると、すぐ次の命令Ｎ＋１
に対す′る処理を開始すム　こうして、各サイクルにお
いてステージ毎のおのおの異なる命令を処理すム　上記
説明１山　パイプライン処理の通常の動作に対するもの
であム　ここで、命令先行実行禁止要求が行なわれた場
合に（友　通常とは異なる動作を行なｔ、％　　ＯＦ／
ＥＸステージはＯＷステージにおいてメモリへの書き込
みが行われている間断な命令の実行を中断ずム　第３図
に基づいて祢弔先行実行禁止要求が行なわれた場合にお
けるバイブライン制御回路の動作を説明すも　第３図に
おいでＩ　Ｆ、、、ＤＥＣＩ、　　ＤＥＣ２，ＯＡ、　
ＯＦ、　Ｅ瓜　ＯＷおよびＮ〜Ｎ＋３は第２図と同様に
各ステージおよび命令を表１ち　まＬ　　ＣＯへ−Ｃ８
はマイクロプロセッサの実行サイクルを示している。命
令ＮがサイクルＣ４においてＯ冒ステージ（メモリライ
））における命令Ｎの処理を開始すると、命令先行実行
禁止要求信号線が有効となっておりＯＦ／Ｅステージに
おける次命令の実行は、Ｎ命令のＯｖステージが完了す
るまでまたされも　従って、命令Ｎ＋１がＯＦ／ＥＸス
ーテージにおいてその処理が開始されるのはサイクルＣ
６となるっ　そのたべ　マイクロプロセッサ外部よりメ
モリアクセスを監視１−　特定のデータへの書き込みが
行なわれた場合に　外部割り込み要求を行う事により、
命令Ｎのメモリへの書き込み結了練　命令Ｎ＋１の実行
を開始する前に命令を中断することができ４　以上のよ
うに本実施例によれに　バイブライン制御を行うマイク
ロプロセッサにおいて、ブロセッザ外部よりメモリへの
書き込みを確ａｔ−外部割り込み要求を行うことにより
、書き込みを行った命令の実行結了後に実行を中断でき
、プログラムの開発効率を飛躍的に高め聾　まテ、二　
マイクロプロセッサ外部において命令先行実行を抑止で
きるた八　特定条件下での命令先行実行を禁止すること
により、メモリへの書き込みによるマイクロプロセッサ
の動作の低下を抑え　実際の動作に近い環境にお（′３
るプログラムの動作確認が可能となも　第４図は本発明
の第２の実施例におけるマイクロプロセッサの構成図を
示すものである。第４図において、　１はバイブライン
の制御を行うバイブライン制御回路　２は命令のフェッ
チを行う命令フェッチ回路　３は命令フェッチ回路２に
おいてフェッチされた命令の解読を行う第１段の命令デ
コード回１４は第１段の命令デコード回路３において解
読された命令をさらに解読を行う第２段の命令デコード
回路、５はデコード回路３、または４において命令をデ
コード１．た結果に基づきアクセスするオペランドのア
ドレスを計算するオペランドアドレス計算回１６はデコ
ード回路４での命令の解読結果に基づきオペランドのフ
ェッチあるいはレジスタ十のデ・−夕を処理する命令実
行回路　７は命令実行回路６の実行結果を図外のメモリ
に格納するオペランドライト回路　１０１．１０３．　
１０５．　１０７．１０９は前記各回路での処理が終了
し各回路が空いている事をバイブライン制御回路１に通
知するステージ状態信号、　１０２．　１０４．　１０
代　１０亀　１１０はバイプラ・イン制御回路１が前記
各回路に対（７て次命令の実行を停止させるだめのホー
ルド信ｕ　　８０はマイクロプロセッサ外部よりブロセ
ッザ制御回路１に対してオペランドライト回路６におい
てメモリへのオペランドの査き込みが行なわれている間
命令実行回路６での新な命令の実行を停止させる命令先
行実行禁止要求信号線−代　以」二は第１図と同様なも
のであ４　第１図と異なるの１よ　８がマイクロプロセ
ッサの外部バスの制御を行うバス制御回路８１．８４、
　８７が各ステージからバス制御回路８へのバスアクセ
ス要求信号、８２．８５．　８８が各ステージに対して
バスアクセスの開始を通知するバスアクセス開始信号、
ｉ　　８氏８９が各ステージに対してバスアクセスの実
行中であることを示すバス実行信号、４１が第２の命令
デコード回路４において解読した命令がメモリへの書き
込みを行う場合に　先行的にライト要求を行うブリライ
ト要求信号　９がメモリへの書き込みを行う場合にデー
タを出力するバッファ、］０がマイクロプロセッサがバ
スをアクセスする場合に出力するアドレスを選択するセ
１ツク久　１１がアトｌノスを出力するためアドレス出
力バッファ、　１２１がデータバフ、、１２０がアドレ
スバス９４がアト１ノスバス１２０に有効なアドレスが
出力されていることを示すアドレスストローブ信号、９
５がライトアドレスがバスのライトサイクルに先行して
ライトアドレスが出力されていることを示すライトアト
１ノスストローブ信号を設けた点である。

前記のように構成された第２の実施例のマイクロプロセ
ッサについて、第５図に基づいて以下その動作を説明す
る。第５図におけるＤＥＣ２，ＤＥＣ７！−、ＯＡ、Ｏ
Ｆ、　　ＥＸ、　　ＯＷオヨヒＮ−Ｎ＋１　ハ第２６オ
、）：Ｕｔ３３図と同じであ、％　　ＡＤＨはアトｌメ
スバス１２０を示ｊ７ていも　命令ＮがサイクルＣＩに
おけるＤＥＣ２ステージにおいて解読された時点でメモ
リへの書き込みの有無が判断され　メモリへの書込が行
なわれる場合は　ブリライト要求信号４１が出力され　
バス制御回路８はこの要求によりセレクタ１０において
ＯＡＸステージり出力されるライト用アドレス６０を選
択しアドレスバス１２０へ次サイクルＣ２より出力レラ
イトアドレスストローブ信号を有効にすム　サイクルＣ
２において書き込みデータがＥＸステージにおいて生成
さ株　サイクルＣ３においてＯＷＸステージ送られも　
さらにサイクルＣ１において計算されたオペランドアド
レスをサイクルＣ２において先行して入力し保持しサイ
クルＣ３においてライトアドレスの開始と同時にアドレ
スバス１２０へ出力されアドレスバス１２０に有効なア
ドレスが出力されたことを示すためにアドレスストロー
ブ信号９５を有効にすム　マイクロプロセッサの外部に
おいて、ライトアドレスストローブ信号が有効になった
サイクルにおいてアドレスバス１２０上に出力されてい
るアドレスにより示されるデータへアクセスした命令の
実行後に次命令の実行を開始するかどうかを判断しく判
断手段は　実施例には示していなＬ％　　）、中断を行
う場合に命令先行実行禁止信号８０を入力しＯＦ／ＥＸ
ステージにおける次命令の実行を抑止すもバス制御回路
８（よ　命令先行実行禁止信号８０が入力された場合に
！友　メモリへの書き込みを行う開信号９０によりパイ
プライン制御回路１へ命令の先行実行が禁止させられた
ことを通知し　パイプライン制御回路１は　信号９０が
入力されているあいだホールド信号１１０により命令実
行ステージにおける処理の開始を禁止すム　さらにメモ
リへの書き込みが終了するまでにマイクロプロセッサに
対して割り込み要求を行うことにより、特定のアドレス
に対して書き込みを行った命令の実行が完了した時点に
おいて命令の中断が可能となム　また命令の中断を行わ
ない場合ζよ　命令先行実行禁止信号を有効としないこ
とにより、通常のパイプライン制御が行われ　プログラ
ムの実行サイクルに影響を与えることなくプログラムの
開発が行えも以上のように本実施例によれば　メモリへ
書き込みオペランドのアドレス計算が終了した時点でマ
イクロプロセッサのアドレスバスに先行的に書き込みア
ドレスを出力するバス制御回路を設けることにより、通
常のパイプライン動作と同程度の動作環境において特定
のデータへアクセスを行った命令の実行直後に命令を中
断可能となム　メモリへの書込がプログラムのどの部分
において、またどのタイミングにおいて行なわれるのか
正確に確認すること（友　プログラムに内蔵する問題点
の確認を容易にすム 発明の詳細 な説明したように　本発明によれば　プロセッサ外部に
おいてオペランドアクセスを監視しブレークポイントに
よる割り込みを生じさせるデータへのアクセスを行った
命令の実行直後に処理を中断させることが可能であム　
また　マイクロプロセッサ内部においてブレークポイン
ト設定用のレジスタを多数構成する必要もなく、マイク
ロプロセッサのサイズを大きくする事無く、有効なプロ
グラムの検証が行えも　さらｊ：、、特定のメモリ上の
アドレスへのアクセスを行った場合にのみ後続命令の実
行を中断するた敢　パイプライン動作が検証を行う場合
とそうでない場合において同様の動作を可能とし　検証
効率を高めることができ、その実用的効果は犬きｌ、％

【図面の簡単な説明】

第１図は本発明における一実施例のマイクロプロセッサ
の構成医　第２図は同実施例の基本パイプライン動作を
示すタイミング阻　第３図は同実施例におけるブレーク
ポイントを発生させる場合のパイプライン動作を示すタ
イミング図　第４図は本発明の第２の実施例のマイクロ
プロセッサの構成医　第５図は同実施例におけるブレー
クポイントを発生させる場合のバイブライン動作を示す
タイミング図であム ト・・・パイプライン制御回路　２・・・・命令フェッ
チ同区　３・・・・命令のデコ゛−ド回路　４・・・・
第２の命令のデコード同区　５・・・・オペランドアド
レス計算同区　６・・・・命令実行同区　７・・・・オ
ペランドライト回ａ　８・・・・バス制御回格第 １ 図 第 図 Ｆ −−２集互−２μ 〜＋ｆ Ｎす２ 〜ｆ３ 〆 ＯＦ／ｅｘ Ｗ Ｎ　　　　＃ｔｌ　　＃１２　　Ｈ４３第 図 手 ｖＡＩ７ ｏ　−−−−−−＝−＝　−−−−−−−’−−第 図 ４゜ ＥＣ１ ＣＯＣＩ　　　Ｃ２ ←Ｌ→４〜−−−− し ＤＥＣ２，０Ａ ＯＦ／ＥＸ Ｗ ＤＲ 手。 １ ４ と ５ 雀

Claims (2)

【特許請求の範囲】
1. （１）パイプライン制御を行うマイクロプロセッサにお
   いて、アクセスするオペランドのメモリ上のアドレスを
   計算するアドレス演算手段と、前記アドレス演算手段で
   のアドレス計算修了後、命令を実行しメモリへ格納する
   データを生成する命令実行手段と、前記アドレス演算手
   段の出力するオペランドアドレスをアドレス計算終了後
   入力し保持するアドレス保持手段と、前記命令実行手段
   の出力するデデータを命令実行手段の処理終了後入力し
   、前記アドレス保持手段の保持するアドレスにより指定
   されるメモリ上の位置へデータの書込みを行うオペラン
   ド格納手段と、前記オペランド格納手段のデータ書込み
   の開始に先立って、プロセッサ外部より命令の実行開始
   禁止要求を入力し、前記オペランド格納手段のデータ書
   込み開始時点で、前記命令実行手段における新な命令の
   実行を停止させる命令実行停止手段と、前記オペランド
   格納手段によるメモリへの書込み終了後、前記命令実行
   手段における新な命令の実行を再開させる命令実行再開
   手段とを備えたことを特徴とするマイクロプロセッサ。
2. （２）前記アドレス演算手段よりオペランドアドレスを
   入力するとともに、実行中のバスサイクルに対応するア
   ドレスを、バスサイクルの終了前にアドレスの変化を許
   可するアドレス先行許可信号をプロセッサ外部より入力
   し、前記アドレス先行許可信号が有効である場合に、フ
   ェッチバスサイクル実行中に書込みを行うオペランドの
   アドレスをプロセッサ外部に出力するとともに、メモリ
   へ書込むデータに先行して書込みアドレスが出力されて
   いることを示すアドレス有効信号を出力するバス制御手
   段を備えたことを特徴とする請求項１記載のマイクロプ
   ロセッサ。