JPH032987Y2 - - Google Patents
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- Publication number
- JPH032987Y2 JPH032987Y2 JP7200781U JP7200781U JPH032987Y2 JP H032987 Y2 JPH032987 Y2 JP H032987Y2 JP 7200781 U JP7200781 U JP 7200781U JP 7200781 U JP7200781 U JP 7200781U JP H032987 Y2 JPH032987 Y2 JP H032987Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- collector
- circuit
- whose
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案はIC回路におけるバイアス電流供給回
路に関する。
路に関する。
本考案に目的は、温度、電源電圧の変動および
負荷に依存しない一定のバイアス電流を負荷に供
給する回路を実現するにある。以下、図面を参照
して本考案を説明する。
負荷に依存しない一定のバイアス電流を負荷に供
給する回路を実現するにある。以下、図面を参照
して本考案を説明する。
第１図は本考案実施例の構成を示す回路図であ
る。図において、lvは電源電圧Ｖ＋が印加される
電源ライン、lcは接地点GNDに接続する共通ラ
インである。R1は抵抗、D1はツエナダイオード、
L1，L2は各々負荷である。Q1R，Q1D，Q1L1，
Q1L2，Q2R，Q2D，Q2L1，Q2L2は夫々PNPトランジ
スタ、Q3R，Q3Dは夫々NPNトランジスタである。
Q1Rのエミツタは電源ラインlvに接続し、Q1Rのコ
レクタはQ2Rのエミツタに接続し、Q2Rのコレク
タはQ3Rのコレクタに接続し、Q3Rのエミツタは
抵抗R1の一端ｈに接続し、これらQ1R，Q2Rおよ
びQ3Rの直列回路はR1にバイアス電流IRを供給す
る回路である。この直列回路を抵抗電流供給回路
と呼ぶ。同様にQ1D，Q2DおよびQ3Dの直列回路は
ツエナダイオードD1にバイアス電流を供給する
回路であり、この回路をツエナ電流供給回路と名
付ける。また、Q1L1およびQ2L1の直列回路は負荷
L1にバイアス電流IL1を供給する回路であり、こ
の回路を負荷電流供給回路と呼ぶ。Q1L2とQ2L2と
の直列回路も同様に負荷電流供給回路である。ト
ランジスタQ1R，Q1D，Q1L1，Q1L2の各エミツタは
電源ラインlvに接続し、各ベースは共通に接続さ
れる。またQ1Rのベース・コレクタ間は接続され
ている。Q2R，Q2D，Q2L1，Q2L2の各ベースは共通
に接続されている。Q1R，Q1D，Q1L1，Q1L2は各バ
イアス電流供給回路の電流比を決めるトランジス
タで、各回路の電流の比は各トランジスタのエミ
ツタ面積の比に対応して定まる。これら電流比を
決めるトランジスタを第１トランジスタと呼ぶ。
各第１トランジスタのコレクタにそれぞれエミツ
タを接続するトランジスタQ2R，Q2D，Q2L1，Q2L2
は前記各第１トランジスタQ1R，Q1D，Q1L1，Q1L2
のコレクタ・ベース間の電圧を一定値、すなわち
OVに保つためのトランジスタである。これらの
トランジスタQ2R，Q2D，Q2L1，Q2L2を第２トラン
ジスタと呼ぶ。また、抵抗電流供給回路の第２の
トランジスタQ2Rと抵抗R1の一端の間に挿入され
ているトランジスタQ3R、およびツエナ電流供給
回路の第２トランジスタQ2Dとツエナダイオード
D1の陰極d1の間に挿入されているトランジスタ
Q3Dを第３トランジスタと呼ぶ。ツエナダイオー
ドD1の陰極d1は抵抗R1の一端ｈとQ3Rのベース・
エミツタ回路およびQ3Dのベース・エミツタ回路
をを介して接続し、ツエナダイオードのツエナ電
圧VD1によつて抵抗R1の端子間電圧VRを決める。
また、抵抗R1の値はR1を流れる電流値IRを定め
る。QFはFETでそのゲート極は接地点に接続し
電源ラインに電源電圧をスイツチインしたときの
スタートアツプ用トランジスタである。なお、
Q3R、およびQ2Dはベースとコレクタを短絡する
ダイオード接続である。
る。図において、lvは電源電圧Ｖ＋が印加される
電源ライン、lcは接地点GNDに接続する共通ラ
インである。R1は抵抗、D1はツエナダイオード、
L1，L2は各々負荷である。Q1R，Q1D，Q1L1，
Q1L2，Q2R，Q2D，Q2L1，Q2L2は夫々PNPトランジ
スタ、Q3R，Q3Dは夫々NPNトランジスタである。
Q1Rのエミツタは電源ラインlvに接続し、Q1Rのコ
レクタはQ2Rのエミツタに接続し、Q2Rのコレク
タはQ3Rのコレクタに接続し、Q3Rのエミツタは
抵抗R1の一端ｈに接続し、これらQ1R，Q2Rおよ
びQ3Rの直列回路はR1にバイアス電流IRを供給す
る回路である。この直列回路を抵抗電流供給回路
と呼ぶ。同様にQ1D，Q2DおよびQ3Dの直列回路は
ツエナダイオードD1にバイアス電流を供給する
回路であり、この回路をツエナ電流供給回路と名
付ける。また、Q1L1およびQ2L1の直列回路は負荷
L1にバイアス電流IL1を供給する回路であり、こ
の回路を負荷電流供給回路と呼ぶ。Q1L2とQ2L2と
の直列回路も同様に負荷電流供給回路である。ト
ランジスタQ1R，Q1D，Q1L1，Q1L2の各エミツタは
電源ラインlvに接続し、各ベースは共通に接続さ
れる。またQ1Rのベース・コレクタ間は接続され
ている。Q2R，Q2D，Q2L1，Q2L2の各ベースは共通
に接続されている。Q1R，Q1D，Q1L1，Q1L2は各バ
イアス電流供給回路の電流比を決めるトランジス
タで、各回路の電流の比は各トランジスタのエミ
ツタ面積の比に対応して定まる。これら電流比を
決めるトランジスタを第１トランジスタと呼ぶ。
各第１トランジスタのコレクタにそれぞれエミツ
タを接続するトランジスタQ2R，Q2D，Q2L1，Q2L2
は前記各第１トランジスタQ1R，Q1D，Q1L1，Q1L2
のコレクタ・ベース間の電圧を一定値、すなわち
OVに保つためのトランジスタである。これらの
トランジスタQ2R，Q2D，Q2L1，Q2L2を第２トラン
ジスタと呼ぶ。また、抵抗電流供給回路の第２の
トランジスタQ2Rと抵抗R1の一端の間に挿入され
ているトランジスタQ3R、およびツエナ電流供給
回路の第２トランジスタQ2Dとツエナダイオード
D1の陰極d1の間に挿入されているトランジスタ
Q3Dを第３トランジスタと呼ぶ。ツエナダイオー
ドD1の陰極d1は抵抗R1の一端ｈとQ3Rのベース・
エミツタ回路およびQ3Dのベース・エミツタ回路
をを介して接続し、ツエナダイオードのツエナ電
圧VD1によつて抵抗R1の端子間電圧VRを決める。
また、抵抗R1の値はR1を流れる電流値IRを定め
る。QFはFETでそのゲート極は接地点に接続し
電源ラインに電源電圧をスイツチインしたときの
スタートアツプ用トランジスタである。なお、
Q3R、およびQ2Dはベースとコレクタを短絡する
ダイオード接続である。
第１図に示す実施例の動作を説明すれば次の如
くである。電源ラインlvに電源電圧Ｖ＋が印加さ
れると、QFのドレーン・ソース間は導通状態と
なり、QFのソースＳからQ3Rのエミツタ電流およ
びQ3Dのベース電流が供給される全回路は動作状
態となる。いま、各第１トランジスタQ1R，Q1D，
Q1L1，Q1L2は同一構造のトランジスタとする。
Q1R，Q1Dが同一構造であれば、抵抗R1に流れる
電流IRとツエナダイオードD1に流れる電流IDとは
同一である。かつ、第１トランジスタQ1Rおよび
Q1Dのベース・コレクタ間電圧は常にOVである
ので電源電圧Ｖ＋が変化しても電流比IR：IDは一
定に保たれる。Q1L1，Q1L2に関しても同様にベー
ス・コレクタ電圧がOVであるから、これらのト
ランジスタを流れる負荷電流IL1，IL2の比は電源
電圧Ｖ＋および負荷に依存しない。したがつて、
各電流の比IR：ID：IL1：IL2は一定に保たれる。次
に、抵抗R1を流れる電流IRについて考察するに、
前述せる如く、Q3RのエミツタからR1に流入する
電流IRはQ3DのエミツタからD1に流れる電流IDと
相等しく、Q3Rのベース・エミツタ電圧VBE(R)と
Q3Dのベース・エミツタ電圧VBE(D)は相等しくかつ
両者は同じ温度特性を示すので、ツエナダイオー
ドD1のツエナ電圧をVD1とすれば、抵抗R1を流れ
る電流IRはVD1／R1である。VD1およびR1はとも
に正の温度係数を有しその値が相等しいものを選
べば、R1を流れる電流IRは温度が変化しても一定
値に保たれる。かくして、負荷L1，L2等にIRを基
準とし、温度、電源電圧および負荷の抵抗値に依
存しないバイアス電流を供給することができる。
くである。電源ラインlvに電源電圧Ｖ＋が印加さ
れると、QFのドレーン・ソース間は導通状態と
なり、QFのソースＳからQ3Rのエミツタ電流およ
びQ3Dのベース電流が供給される全回路は動作状
態となる。いま、各第１トランジスタQ1R，Q1D，
Q1L1，Q1L2は同一構造のトランジスタとする。
Q1R，Q1Dが同一構造であれば、抵抗R1に流れる
電流IRとツエナダイオードD1に流れる電流IDとは
同一である。かつ、第１トランジスタQ1Rおよび
Q1Dのベース・コレクタ間電圧は常にOVである
ので電源電圧Ｖ＋が変化しても電流比IR：IDは一
定に保たれる。Q1L1，Q1L2に関しても同様にベー
ス・コレクタ電圧がOVであるから、これらのト
ランジスタを流れる負荷電流IL1，IL2の比は電源
電圧Ｖ＋および負荷に依存しない。したがつて、
各電流の比IR：ID：IL1：IL2は一定に保たれる。次
に、抵抗R1を流れる電流IRについて考察するに、
前述せる如く、Q3RのエミツタからR1に流入する
電流IRはQ3DのエミツタからD1に流れる電流IDと
相等しく、Q3Rのベース・エミツタ電圧VBE(R)と
Q3Dのベース・エミツタ電圧VBE(D)は相等しくかつ
両者は同じ温度特性を示すので、ツエナダイオー
ドD1のツエナ電圧をVD1とすれば、抵抗R1を流れ
る電流IRはVD1／R1である。VD1およびR1はとも
に正の温度係数を有しその値が相等しいものを選
べば、R1を流れる電流IRは温度が変化しても一定
値に保たれる。かくして、負荷L1，L2等にIRを基
準とし、温度、電源電圧および負荷の抵抗値に依
存しないバイアス電流を供給することができる。
ツエナ電圧VD1の温度係数が正で抵抗R1の温度
係数がより大きい場合は第２図に示す如く、R1
に接続する第３トランジスタQ3Rを除去し負の温
度係数をもつ第３トランジスタQ3Dのベース・エ
ミツタ電圧VBE(D)によつて抵抗R1の両端にかゝる
電圧を補正することができる。
係数がより大きい場合は第２図に示す如く、R1
に接続する第３トランジスタQ3Rを除去し負の温
度係数をもつ第３トランジスタQ3Dのベース・エ
ミツタ電圧VBE(D)によつて抵抗R1の両端にかゝる
電圧を補正することができる。
上述の実施例においては各電流供給回路に含ま
れる第１トランジスタQ1R，Q1D，Q1L1，Q1L2は同
一構造のトランジスタであり、各素子に供給され
る電流IR，ID，IL1，IL2の値は同一である場合であ
るが本考案はこれに限定するものではない。各第
１トランジスタは、各素子R1，D1，，L1，L2に供
給される電流相互の比が一定に保たれる構造のも
のであればよい。また、負荷の数も２個に限定す
るものではなく、単１または任意の複数であつて
もよい。。
れる第１トランジスタQ1R，Q1D，Q1L1，Q1L2は同
一構造のトランジスタであり、各素子に供給され
る電流IR，ID，IL1，IL2の値は同一である場合であ
るが本考案はこれに限定するものではない。各第
１トランジスタは、各素子R1，D1，，L1，L2に供
給される電流相互の比が一定に保たれる構造のも
のであればよい。また、負荷の数も２個に限定す
るものではなく、単１または任意の複数であつて
もよい。。
本考案によれば、周囲温度、電源電圧および負
荷に依存しないバイアス電流供給回路を実現する
ことができる。また、各素子R1，D1，L1，L2の
電流供給回路に含まれる第１トランジスタQ1R，
Q1D，Q1L1，Q1L2等のベース、および第２トラン
ジスタQ2R，Q2D，Q2L1，Q2L2等のベースはそれぞ
れ共通に接続されているので第１、第２の各トラ
ンジスタをそれぞれIC基板の同一アイソレーシ
ヨン領域に組み入れることができるので比較的小
さい領域内にこれらトランジスタを実現すること
ができる。
荷に依存しないバイアス電流供給回路を実現する
ことができる。また、各素子R1，D1，L1，L2の
電流供給回路に含まれる第１トランジスタQ1R，
Q1D，Q1L1，Q1L2等のベース、および第２トラン
ジスタQ2R，Q2D，Q2L1，Q2L2等のベースはそれぞ
れ共通に接続されているので第１、第２の各トラ
ンジスタをそれぞれIC基板の同一アイソレーシ
ヨン領域に組み入れることができるので比較的小
さい領域内にこれらトランジスタを実現すること
ができる。
第１図は本考案実施例の構成を示す回路図であ
る。第２図は本考案の他の実施例の要部構成を示
す。 Q1R，Q1D，Q1L1，Q1L2……第１トランジスタ、
Q2R，Q2D，Q2L1，Q2L2……第２トランジスタ、
Q3R，Q3D……第３トランジスタ、R1……抵抗、
D1……ツエナダイオード、L1，L2……負荷、lv
……電源ライン、lc……共通ライン、QF……
FET。
る。第２図は本考案の他の実施例の要部構成を示
す。 Q1R，Q1D，Q1L1，Q1L2……第１トランジスタ、
Q2R，Q2D，Q2L1，Q2L2……第２トランジスタ、
Q3R，Q3D……第３トランジスタ、R1……抵抗、
D1……ツエナダイオード、L1，L2……負荷、lv
……電源ライン、lc……共通ライン、QF……
FET。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 電源ラインにエミツタが接続された第１のト
ランジスタＱ１Ｒと、この第１のトランジスタ
のコレクタにエミツタが接続された第２のトラ
ンジスタＱ２Ｒと、この第２のトランジスタの
コレクタにコレクタが接続された第３のトラン
ジスタＱ３Ｒと、この第３のトランジスタのエ
ミツタと共通ライン間に挿入接続された抵抗Ｒ
１を含む抵抗電流供給回路、 電源ラインにエミツタが接続された第４のト
ランジスタＱ１Ｄと、この第４のトランジスタ
のコレクタにエミツタが接続された第５のトラ
ンジスタＱ２Ｄと、この第５のトランジスタの
コレクタにそのコレクタが接続されそのベース
が第３のトランジスタＱ３Ｒのベースに接続さ
れた第６のトランジスタＱ３Ｄと、この第６の
トランジスタのエミツタと共通ラインとの間に
陽極が共通ライン側になるように挿入接続され
たツエナーダイオードＤ１を含むツエナー電流
供給回路、 前記電源ラインにエミツタが接続された第７
のトランジスタＱ１Ｌ１，Ｑ１Ｌ２と、この第
７のトランジスタのコレクタにエミツタが接続
された第８のトランジスタＱ２Ｌ１，Ｑ２Ｌ２
と、この第８のトランジスタのコレクタと共通
ラインとの間の挿入接続された負荷Ｌ１，Ｌ２
を含む負荷電流供給回路を具備し、 前記電源ラインにエミツタが接続された第
１、第４、第７の各トランジスタＱ１Ｒ，Ｑ１
Ｄ，Ｑ１Ｌ１，Ｑ１Ｌ２のベースはそれぞれ共
通に接続されると共に、前記第２、第５、第８
の各トランジスタＱ２Ｒ，Ｑ２Ｄ，Ｑ２Ｌ１，
Ｑ２Ｌ２のベースはそれぞれ共通に接続され、 前記第１、第３、第５の各トランジスタＱ１
Ｒ，Ｑ３Ｒ，Ｑ２Ｄのベースとコレクタは共通
に接続され、 前記抵抗Ｒ１と、ツエナーダイオードＤ１の
温度係数を一致させるようにしたことを特徴と
するバイアス電流供給回路。 (2) 第３のトランジスタＱ３Ｒを省略すると共
に、第６のトランジスタＱ３Ｄのベースを第２
のトランジスタＱ２Ｒのコレクタに接続し、 抵抗Ｒ１と、ツエナーダイオードＤ１及びこ
れに接続された第６のトランジスタＱ３Ｄのベ
ース・エミツタ回路からなる直列回路の温度係
数を一致させるようにしたことを特徴とする実
用新案登録請求の範囲第１項記載のバイアス電
流供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7200781U JPH032987Y2 (ja) | 1981-05-20 | 1981-05-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7200781U JPH032987Y2 (ja) | 1981-05-20 | 1981-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57185211U JPS57185211U (ja) | 1982-11-25 |
| JPH032987Y2 true JPH032987Y2 (ja) | 1991-01-25 |
Family
ID=29867796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7200781U Expired JPH032987Y2 (ja) | 1981-05-20 | 1981-05-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH032987Y2 (ja) |
-
1981
- 1981-05-20 JP JP7200781U patent/JPH032987Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57185211U (ja) | 1982-11-25 |
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