JPH0330037A - バッファ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は，記憶管理技術さらにはバッファ記憶装置の
制御方式に適用して特に有効な技術に関し，例えばバッ
ファ記憶方式を採用した情報処理システムにおけるキャ
ッシュメモリの拡張方式に利用して有効な技術に関する
。

［従来の技術］ 従来、バッファ記憶方式を採用したマイクロコンピュー
タにおいて，ダイナミックＲＡＭ等からなる主記憶装置
内の情報のうち使用頻度の高いものをキャッシュメモリ
内に入れておいて、これをキャッシュ・コントローラと
呼ばれる記憶管理装置によって制御して，スループット
を向上させるようにされているものがある。

キャッシュメモリはそのデータ部の容量が大きいほどヒ
ット率が高くなる。しかしながら、キャッシュメモリは
同一チップ上にデータ部の他に，タグアドレスを記憶す
るディレクトリメモリ部やタグ比較器が設けられること
が多いため、データ部の容量はそれほど大きくできない
。そこで、第５図に示すごとくキャッシュメモリＣ−Ｍ
ＥＭをマイクロプロセッサＭＰＵとメインメモリＭ−Ｍ
ＥＭ間に複数個並列に接続することで、データ部の容量
を拡張させる方式が提案されている。

［発明が解決しようとする課題］ ところが、主メモリ上のデータブロックをキャッシュメ
モリ上の複数のブロックに対応づけることができるよう
にされたセットアソシフティブ方式のキャッシュメモリ
においては．ＬＲＵ　（Ｌｅａｓｔ　　Ｒｅｃｅｎｔｌ
ｙ　　Ｕｓｅｄ）方式等によるウェイの管理が必要であ
る． しかしながら、２つのキャッシュメモリを単に並列に接
続させただけでは、カラム方向およびビット方向の拡張
は可能であるが、チップ間のウェイ管理が行なえないた
めウェイ方向の拡張はできない。そのため，メモリの数
を増やしてもヒット率を十分に向上させることができな
いという不都合があった。

なお、キャッシュメモリに関しては「日経マイクロデバ
イスＪ　１９８７年４月号，第８７頁〜第９０頁に記載
がある． この発明の目的は、セットアソシアティブ方式のキャッ
シュメモリを複数個接続してウェイ方向の拡張を可能と
し、もってキャッシュのヒット率を向上させることにあ
る。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう． ［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、セットアソシアティブ方式のキャッシュメモ
リにおいて、ミスヒットの際に置換すべきブロックを指
定するためのＬＲＵ制御回路を構成するレジスタに拡張
用ビットをそれぞれ追加するとともに、その拡張用ビッ
トを外部から制御するための外部端子と、拡張用ビット
の状態を外部へ出力するための外部端子を設けるように
した．［作用］ 上記手段によれば，チップ内部ではＬＲＵ方式によるウ
ェイ管理が行なえ、またチップ間では拡張用ビットを用
いて簡単な外付け回路で２つのキャッシュメモリを交互
に使用するように管理する東とができるため，複数のキ
ャッシュメモリを用いてウェイ方向の拡張が可能となる
． ［実施例］ 第１図には、本発明をキャッシュメモリに適用した場合
の一実施例の要部の構成が示されている．特に制限され
ないが、図中鎖線Ａで囲まれた各回路ブロックは単結晶
シリコン基板のような一個の半導体チップ上において形
威される．同図のキャッシュメモリは、ディレクトリメ
モリ１とデータメモリ２とＬＲＵ（Ｌｅａｓｔ　　Ｒｅ
ｃｅｎｔｌｙ　　Ｕｓｅｄ）方式のブロック置換制御回
路３とからなるメモリアレイやタグ比較器４，ＣＰＵイ
ンタフェース７、システムバスインタフェース８等が形
或されており、メインメモリが接続されたシステムバス
とＣＰＵバスとの間に接続される． ディレクトリメモリｌ内には、データメモリ２の同一カ
ラム位置に入っているデータのメインメモリ上でのアド
レスの上位１０数ビットがタグとして格納されている。

ＣＰＵインタフェース７を介してＣＰＵより与えられた
アドレスＡＤのうちカラムアドレス部が、内部アドレス
バス５ａを介して、ディレクトリメモリ１とデータメモ
リ２およびＬＲＵ３に共通のデコーダ６に供給されると
，各メモリの同一カラムからアドレスタグとデータが同
時に読み出される．このうちディレクトリメモリ１から
読み出されたアドレスタグはタグ比較器４に供給される
．このタグ比較器４には、ＣＰＵからメモリアレイに与
えられたアドレスＡＤのうちタグ部ＴＡＧが供給されて
おり、ディレクトリメモリｌから読み出されたタグと比
較し、一致（キャッシュヒット）または不一致（ミスヒ
ット）を示す信号ＣＨが出力される。キャッシュがヒッ
トするとデータメモリ２の対応するカラム位置から読み
出されたデータがセレクタ９によって選択されて内部デ
ータパス５ｂへ出力され、ＣＰＵインタフェース７を介
してＣＰＵへ供給される。

方、ミスヒットが生じると、システムバスインタフェー
ス８を介してＣＰＵバスとシステムバスとが接続されて
ＣＰＵが直接メインメモリをアクセスし、所望のデータ
を得ることができるようになっている。

第２図には第ｌ図において示されているＬＲＵ制御回路
３の構成例が示されている。すなわち、ＬＲＵ制御回路
３は、カラムアドレスデコーダ６によって選択される６
ビットのＬＲＵレジスタ群ＲＥＧ１〜ＲＥＧｎによって
構成される。各ＬＲＵレジスタが６ピットであるのは、
ディレクトルメモリ１とデータメモリ２が４ウェイで構
成されているためである。すなわち、第３図に示すよう
に、各ウェイを符号Ａ，Ｂ，Ｃ，Ｄで表し、４つのウェ
イの各対にフリップフロップをーっずっ対応させると，
６個のフリップフロツプが必要である。これらのフリッ
プフロップＦ１〜Ｆ６のセット，リセット状態をウェイ
間の矢印の向きと仮定し、自分が選択されたとき自己に
関するフリップフロップをすべて“１″にセットさせる
ようにすると、つまり、矢印の向きを外向きにさせると
、矢印の向いている数が最も多いウェイが一番長い間選
択されなかったことを表すことになる．そこ？ＬＲＵ方
式の置換が可能となる． 各フリップフロップＦ１〜Ｆ６は、例えばタグ比較器４
の一致検出信号で選択されたウェイに対応する３つのブ
リッププロップを同時にセットすることで管理される． この実施例では上記６ビットのＬＲＵレジスタ群ＲＥＧ
■〜ＲＥＧｎに各々拡張用ビットＦ７が付加されており
，この拡張用ビットＦ７のうちデコーダ６で選択された
１つが外部ビン１０に接続され，その状態が出力される
ようにされている。

さらに、この実施例のキャッシュメモリには，上記拡張
用ビットＦ７への書込みを制御するため、外部ピンＯＤ
Ｓが設けられている． 第４図には．ＬＲＵ制御回路３が上記のごとく構成され
たキャッシュメモリを２個並列に接続してウェイの拡張
を図る場合の外付け回路の構成例を示す。

同図において、１１は上記拡張用ビットＦ７の状態を監
視するためのＮＡＮＤゲート．１２ａ，１２ｂはマイク
ロプロセッサからキャッシュメモリに供給されるアドレ
ス信号ＡＤをデコードしてチップセレクト信号ｃｓ１，
ｃｓ，を形成するためのアドレスデコーダで、上記ＮＡ
ＮＤゲート１ｌの出力信号によっていずれか一方のアド
レスデコーダを活性化させてチップセレクト信号を発生
させる。そこで、デコーダ１２ｂの制御端子にはＮＡＮ
Ｄゲート１１の出力信号がそのまま印加され，他方のデ
コーダ１２ａの制御端子にはＮＡＮＤゲートｌ１の出力
信号をインバータｌ３で反転した信号が印加されている
。ただし、チップセレクト信号がロウレベルにならなく
てもチップ内のデコーダ６はアドレスが入ってくると動
作し、ＬＲＵレジスタを選択するように構戊されている
。

次に上記実施例におけるウェイ管理について説明する。

マイクロプロセッサＭ’ＰＵに上記実施例のキャッシュ
メモリＣ−ＭＥＭを第５図のごとく２個並列に接続して
拡張システムを構威した場合、システムの立上り時にい
ずれか一方のキャッシュメモリ内の拡張用ビットＦ７を
すべて「１」にセットし、他方のメモリ内の拡張用ビッ
トはすべて「Ｏ」にリセットしておく。例えば、メモリ
Ｃ−ＭＥＭｌ内の拡張用ビットをｒｌ」にセットし、メ
モリＣ−ＭＥＭＺ内の拡張用ビットを「０」にリセット
したとする。すると、供給されたアドレスに対応するカ
ラムの拡張用ビットＦ７の状態が外部ピン１０にそれぞ
れ出力されるため，これを監視するＮＡＮＤゲート１１
の出力信号がハイレベルとなり、アドレスデコーダ１２
ａ，１２ｂのうち１２ａがアクティブにされる。

そのため、マイクロプロセッサがキャッシュメモリのア
ドレス空間をアクセスした場合、チップセレクト信号Ｃ
Ｓエがロウレベルにされて、キャッシュメモリＣ−ＭＥ
ＭＩが選択され、タグの比較、データの読出し等の動作
に入る。そして、ミスヒットが発生するとＬＲＵ制御回
路３内の選択されたＬＲＵレジスタのうちフリップフロ
ップＦ１〜Ｆ６の状態に基づいて、そのチップ内で最も
古いウェイが選択されてブロックの置換が実行される。

そして、メモリへのアクセス終了時に拡張用ビットＦ７
が「１』から『Ｏ』に変更される。

一方、キャッシュメモリＣ−ＭＥＭ２においては、外部
ビンＯＤＳにＣ−ＭＥＭＩのチップセレクト信号ＣＳ１
が入力されているため、Ｃ−ＭＥＭ１がアクセスされた
ことを知ることができる。

そして、メモリＣ−ＭＥＭＩと共通のアドレスが入力さ
れるためアドレスデコーダ６が動作してＬＲＵ制御回路
３のレジスタを１つ選択し、メモリＣ−ＭＥＭＩのアク
セス終了時に選択されたレジスタの拡張用ビットＦ７を
ｒＱＪから「１』に変更する。

これによって、ＮＡＮＤゲート１１は出力信号がハイレ
ベルからロウレベルに変化し、アドレスデコーダ１２ａ
に代わって１２ｂが活性化され、メモリＣ−ＭＥＭ２が
選択される．そして、メモリＣ−ＭＥＭＺ内でミスヒッ
トが生じるとその中で最も古いウェイが置換される．こ
のようにして，本実施例のキャッシュメモリは、アクセ
スがある度に拡張用ビットＦ７のいずれか１つが反転さ
れ，例えば同一カラム位置を連続してアクセ，スする場
合にはメモリＣ−ＭＥＭ１とＣ−ＭＥＭ２が交互にアク
セスされるようになる。その結果、不完全ではあるが、
キャッシュメモリＣ−ＭＥＭ１とＣ−ＭＥＭ２との間で
も古い方のウェイが選択される可能性が高くなり，キャ
ッシュメモリを１つだけ用いた場合に比べてヒット率が
向上する。

なお、上記実施例では拡張用ビットの状態をチップ外部
へ出力させ，外付け回路でいずれか一方のチップを選択
させる信号を発生させるようにしているが、拡張用ビッ
トの状態を外部へ出力させず、内部の制御回路で拡張用
ビットを参照していずれか一方のウェイを置換させるよ
うにしてもよい．この場合においても，２つのメモリ内
の拡張用ビットが必ず互いに異なる状態に設定され、か
つアクセスがある度に状態が反転されるように構成して
おく。

以上説明したように上記実施例は，セットアソシアティ
ブ方式のキャッシュメモリにおいて，ミスヒットの際に
置換すべきブロックを指定するためのＬＲＵ制御回路を
構成するレジスタに拡張用ビットをそれぞれ１ビットず
つ追加するとともに，その拡張用ビットを外部から制御
するための外部端子と，拡張用ビットの状態を外部へ出
力するため外部端子を設けるようにしたので、チップ内
部ではＬＲＵ方式によるウェイ管理が行なえ，またチッ
プ間では拡張用ビットを用いて簡単な外付け回路で２つ
のキャッシュメモリを交互に使用するように管理するこ
とができるため、複数のキャッシュメモリを用いてウェ
イ方向の拡張が可能となり，キャッシュのヒット率が高
くなってシステムのスループットが向上するという効果
がある．以上本発明者によってなされた発明を実施例に
基づき具体的に説明したが，本発明は上記実施例に限定
されるものではなく，その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。例えば、上記実
施例では２つのキャッシュメモリを並列に接続してウェ
イ方向の拡張を可能としたものについて説明したが、Ｌ
ＲＵレジスタに拡張用ビットを２ビット以上設けること
により３つ以上のキャッシュメモリを用いてウェイ方向
の拡張を可能にすることもできる． 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＬＲＵ方式の置換制
御回路を備えたキャッシュメモリに適用した場合につい
て説明したが、この発明はそれに限定されるものでな＜
　Ｆ　Ｉ　ＦＯ方式の置換制御回路を備えたキャッシュ
メモリにも利用することができる． ［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、セットアソシアティブ方式のキャッシュメモ
リを複数個接続してウェイ方向にキャッシュ拡張するこ
とが可能となり、その結果キャッシュのヒット率が大幅
に向上されるようになる．

【図面の簡単な説明】

第１図は本発明を適用して好適なキャッシュメモリの要
部の構成例を示すブロック図、第２図はＬＲＵ制御回路
の構成例を示すプロック図、 第３図は４ウェイセットアソシアティブ方式のキャッシ
ュメモリにおけるＬＲＵ制御回路によるウェイの置換順
序の決定方式を示す概念図、第４図は、本実施例のキャ
ッシュメモリを２つ用いて拡張を図る場合の外付け回路
の構成例を示す回路構成図、 第５図はキャッシュメモリを２つ用いたマイクロコンピ
ュータシステムの構成例を示すシステム構成図である。

Claims (1)

1. 【特許請求の範囲】 １、セットアソシアティブ方式のバッファ記憶装置にお
   いて、ミスヒットの際に置換すべきブロックを指定する
   ための置換制御手段を構成するレジスタに拡張用ビット
   が設けられていることを特徴とするバッファ記憶装置。 ２、上記拡張用ビットの状態を外部へ出力するための端
   子が設けられていることを特徴とする請求項１記載のバ
   ッファ記憶装置。 ３、上記拡張用ビットの状態を制御するための信号の入
   力端子が設けられていることを特徴とする請求項２記載
   のバッファ記憶装置。