JPH0330237B2 - - Google Patents
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- Publication number
- JPH0330237B2 JPH0330237B2 JP63149337A JP14933788A JPH0330237B2 JP H0330237 B2 JPH0330237 B2 JP H0330237B2 JP 63149337 A JP63149337 A JP 63149337A JP 14933788 A JP14933788 A JP 14933788A JP H0330237 B2 JPH0330237 B2 JP H0330237B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- memory
- line
- insulated gate
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はメモリーに係り、特に絶縁ゲート型ト
ランジスタを用いたメモリー回路に関するもので
ある。
ランジスタを用いたメモリー回路に関するもので
ある。
以下は説明の便宜上ＮチヤンネルMOSスタテ
イツク型メモリーについて話をすすめるがＰチヤ
ンネルについても本質的には同様である。一般に
MOSメモリーは第１図の様に構成される。Ｘデ
コーダー２に関する信号線をワード線WL1〜
WLN、Ｙデコーダー及びセンスアンプ４への信
号線をデイジツト線D1〜Dn、その出力線をリー
ドバス線BLと呼ぶ。
イツク型メモリーについて話をすすめるがＰチヤ
ンネルについても本質的には同様である。一般に
MOSメモリーは第１図の様に構成される。Ｘデ
コーダー２に関する信号線をワード線WL1〜
WLN、Ｙデコーダー及びセンスアンプ４への信
号線をデイジツト線D1〜Dn、その出力線をリー
ドバス線BLと呼ぶ。
第２図を参照して従来のデイジツト線とリード
バス線との接続を記述する。この回路ではまずＸ
デコーダー２により１本のワード線、例えばワー
ド線WL1が選択される。選択されたワード線
WL1に接続されたメモリセルC11，C12は動作を開
始し、全てのデイジツト線D1，1，D2，2……
をメモリセルの内容に対応した電位に向わせる。
Ｙデコーダー４′によりセンスアンプSA1，SA2
を選択動作させ、１対のデイジツト線が選択され
ワード線とデイジツト線の交点になるメモリセル
が選択されて読み出されるメモリ−セルとなるわ
けであるが、ここで問題になるのは非選択デイジ
ツト線がリードバス線RB，に与える影響で
ある。センスアンプSA1，SA2においてデイジツ
ト線Di，iとリードバス線RB，間に挿入され
た第１のトランジスタQ1，Q2，Q3，Q4のゲート
とドレイン（又はリース）の重り容量C1，C2，
C3，C4を介してデイジツト線Di，iの信号がリー
ドバス線RB，へ伝達され、誤動作又はスピ
ードの遅れとなつて現われる。
バス線との接続を記述する。この回路ではまずＸ
デコーダー２により１本のワード線、例えばワー
ド線WL1が選択される。選択されたワード線
WL1に接続されたメモリセルC11，C12は動作を開
始し、全てのデイジツト線D1，1，D2，2……
をメモリセルの内容に対応した電位に向わせる。
Ｙデコーダー４′によりセンスアンプSA1，SA2
を選択動作させ、１対のデイジツト線が選択され
ワード線とデイジツト線の交点になるメモリセル
が選択されて読み出されるメモリ−セルとなるわ
けであるが、ここで問題になるのは非選択デイジ
ツト線がリードバス線RB，に与える影響で
ある。センスアンプSA1，SA2においてデイジツ
ト線Di，iとリードバス線RB，間に挿入され
た第１のトランジスタQ1，Q2，Q3，Q4のゲート
とドレイン（又はリース）の重り容量C1，C2，
C3，C4を介してデイジツト線Di，iの信号がリー
ドバス線RB，へ伝達され、誤動作又はスピ
ードの遅れとなつて現われる。
本発明の目的は誤動作が無く、高速動作の可能
なメモリー回路を提供することにある。
なメモリー回路を提供することにある。
本発明によるメモリー回路は複数のデイジツト
線とリードバス線との間に設けられた複数のセレ
クトゲートとしての絶縁ゲート型FETを不飽和
領域で動作させるようにしたことを特徴とする。
線とリードバス線との間に設けられた複数のセレ
クトゲートとしての絶縁ゲート型FETを不飽和
領域で動作させるようにしたことを特徴とする。
本発明によれば、MOS型トランジスタを用い
たメモリー回路において、デイジツト線の情報を
リードバス線に伝達するためにデイジツト線とリ
ードバス線の間にトランジスタを挿入し、選択さ
れたデイジツト線に接続された上記トランジスタ
はONし、非選択のデイジツト線に接続された上
記トランジスタはOFFし、選択されたデイジツ
ト線に接続された上記トランジスタはアドレスデ
コーダ信号を受けて容量性帰還をかけてONの成
合を高め高速化を計つたことを特徴とする。
たメモリー回路において、デイジツト線の情報を
リードバス線に伝達するためにデイジツト線とリ
ードバス線の間にトランジスタを挿入し、選択さ
れたデイジツト線に接続された上記トランジスタ
はONし、非選択のデイジツト線に接続された上
記トランジスタはOFFし、選択されたデイジツ
ト線に接続された上記トランジスタはアドレスデ
コーダ信号を受けて容量性帰還をかけてONの成
合を高め高速化を計つたことを特徴とする。
次に第３図を参照して本発明の参考例について
説明する。
説明する。
メモリーセルＣはフリツプフロツプ構成のスタ
テイツク型のものを想定して説明する。デイジツ
ト線Ｄ，はメモリーＣの一対の入出点にそれぞ
れ接続し、それぞれトランジスタQ4およびQ5を
介してトランジスタQ1〜Q3によつて構成される
差動形センスアンプSAに入力される。ここでは
トランジスタQ1，Q2のゲートに接続することに
よつて行なわれている。トランジスタQ1，Q2の
ドレインはそれぞれリードバスラインRB，
に接続される。センスアンプのイネーブルトラン
ジスタQ3、トランジスタQ4，Q5のゲートには共
通にＹデコーダー４′の出力が供給される。かか
る構成においてはトランジスタQ4およびQ5はデ
イジツト線Ｄ，が選択されたときのみ導通し、
非選択の時は非導通となる。このために非選択の
デイジツト線のレベルがセンスアンプを介してリ
ードバスラインBB，に伝達されることが防
止される。なお、トランジスタQ4，Q5はメモリ
が非読出し時、すなわちリセツト時には導通状態
になされ、プリチヤージが均一に行なうように働
く。
テイツク型のものを想定して説明する。デイジツ
ト線Ｄ，はメモリーＣの一対の入出点にそれぞ
れ接続し、それぞれトランジスタQ4およびQ5を
介してトランジスタQ1〜Q3によつて構成される
差動形センスアンプSAに入力される。ここでは
トランジスタQ1，Q2のゲートに接続することに
よつて行なわれている。トランジスタQ1，Q2の
ドレインはそれぞれリードバスラインRB，
に接続される。センスアンプのイネーブルトラン
ジスタQ3、トランジスタQ4，Q5のゲートには共
通にＹデコーダー４′の出力が供給される。かか
る構成においてはトランジスタQ4およびQ5はデ
イジツト線Ｄ，が選択されたときのみ導通し、
非選択の時は非導通となる。このために非選択の
デイジツト線のレベルがセンスアンプを介してリ
ードバスラインBB，に伝達されることが防
止される。なお、トランジスタQ4，Q5はメモリ
が非読出し時、すなわちリセツト時には導通状態
になされ、プリチヤージが均一に行なうように働
く。
次に本発明の実施例を第４図により説明する。
本実施例では、トランジスタQ4，Q5のゲート
に、Ｙデコーダ４′の出力をブートストラツプ回
路B1を介して供給するようにしたものである。
このためトランジスタQ4およびQ5は非飽和領域
で動作するために、レベルの損失を生ずることな
く、デイジツト線のレベルをセンスアンプSAに
伝達させることができる。ブートストラツプ回路
B1はデコーダー出力Y1から入力を受けるインバ
ータＮと、Y1に一端が接続された容量C1と、ト
ランジスタQ6とQ7とによるインバータ回路とを
含む。メモリーが非読出時にクロツクφ1により、
トランジスタQ6を導通させ、接点Ａをトランジ
スタQ4，Q5がほぼ導通するような電位にしてお
く。メモリー読出時にはトランジスタQ6をOFF
にし、選択されたデイジツト線はＹデコーダー
４′の出力Y1，Y1′がハイレベルに向うため節点
Ａの電位はさらに上昇し、トランジスタQ4，Q5
の導通を増進させる。
に、Ｙデコーダ４′の出力をブートストラツプ回
路B1を介して供給するようにしたものである。
このためトランジスタQ4およびQ5は非飽和領域
で動作するために、レベルの損失を生ずることな
く、デイジツト線のレベルをセンスアンプSAに
伝達させることができる。ブートストラツプ回路
B1はデコーダー出力Y1から入力を受けるインバ
ータＮと、Y1に一端が接続された容量C1と、ト
ランジスタQ6とQ7とによるインバータ回路とを
含む。メモリーが非読出時にクロツクφ1により、
トランジスタQ6を導通させ、接点Ａをトランジ
スタQ4，Q5がほぼ導通するような電位にしてお
く。メモリー読出時にはトランジスタQ6をOFF
にし、選択されたデイジツト線はＹデコーダー
４′の出力Y1，Y1′がハイレベルに向うため節点
Ａの電位はさらに上昇し、トランジスタQ4，Q5
の導通を増進させる。
本実施例ではトランジスタQ4，Q5の導通度が
大きいためデイジツト線のレベルが完全にセンス
アンプSAに伝達されるという利点がある。
大きいためデイジツト線のレベルが完全にセンス
アンプSAに伝達されるという利点がある。
以上本発明を実施例により説明したが本発明は
上述の実施例に限定されることなく、例えばダイ
ナミツク型のメモリーセルや、フリツプフロツプ
構成のセンスアンプを用いた場合にも同様に適用
できるものである。
上述の実施例に限定されることなく、例えばダイ
ナミツク型のメモリーセルや、フリツプフロツプ
構成のセンスアンプを用いた場合にも同様に適用
できるものである。
第１図は従来のメモリーの構成を示す図。第２
図は従来のMOSメモリーを示す回路図。第３図
は本発明の参考例を示す図。第４図は本発明の実
施例を示す構成図である。 １……Ｘアドレスバツフア、２……Ｘデコー
ダ、３……Ｙアドレスバツフア、４，４′……Ｙ
デコーダ、SA……センスアンプ。
図は従来のMOSメモリーを示す回路図。第３図
は本発明の参考例を示す図。第４図は本発明の実
施例を示す構成図である。 １……Ｘアドレスバツフア、２……Ｘデコー
ダ、３……Ｙアドレスバツフア、４，４′……Ｙ
デコーダ、SA……センスアンプ。
Claims (1)
- １ 複数のデイジツト線とリードバス線との間に
設けられた複数のセレクトゲートとしての絶縁ゲ
ート型電界効果トランジスタと、該絶縁ゲート型
電界効果トランジスタを選択するためのデコーダ
回路と、該デコーダ回路の出力をブートストラツ
プ手段によつて電源電位以上に昇圧して該絶縁ゲ
ート型電界効果トランジスタのゲートに供給する
手段とを有し、選択された絶縁ゲート型電界効果
トランジスタを非飽和領域で動作させるようにし
たことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149337A JPS6452286A (en) | 1988-06-17 | 1988-06-17 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149337A JPS6452286A (en) | 1988-06-17 | 1988-06-17 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6452286A JPS6452286A (en) | 1989-02-28 |
| JPH0330237B2 true JPH0330237B2 (ja) | 1991-04-26 |
Family
ID=15472901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63149337A Granted JPS6452286A (en) | 1988-06-17 | 1988-06-17 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6452286A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5079224A (ja) * | 1973-11-12 | 1975-06-27 | ||
| JPS5278327A (en) * | 1975-12-24 | 1977-07-01 | Fujitsu Ltd | Semiconductor memory |
| JPS5925311B2 (ja) * | 1977-02-14 | 1984-06-16 | 日本電気株式会社 | 感知増幅器 |
-
1988
- 1988-06-17 JP JP63149337A patent/JPS6452286A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6452286A (en) | 1989-02-28 |
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