JPH033032A - インターフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ伝送方式に係わり、特にエンベロープ信
号を端末装置用信号に変換するインターフェース回路に
関する。

〔従来の技術〕

従来のこの種のインターフェース回路は、第３図に示す
ように、Ｓビット分離回路ｌＯと、速度変換回路１１と
、ビットバッファ回路１２と、選択回路１３から構成さ
れている。

かかるインターフェース回路によれば、エンベロープ信
号（第２図Ｄａ）は、Ｓビット分離回路ＩＯにおいてＳ
ビットが分離される（第２図ＤＣ）。また、エンベロー
プ信号（第２図Ｄａ）のデータビットは、速度変換回路
１１において端末装置の信号速度に変換される（第２図
ｏｂ）。速度変換回路１１からの出力信号（第２図Ｄｂ
）は、ビットバッファ回路１２に入力されて、端末装置
のクロック信号と同期化される。データ信号は、選択回
路１３により、ビットバッファ回路１２の有無の選択が
なされる。

〔発明が解決しようとする課題〕

上述した従来のインターフェース回路は、Ｓビット分離
後に、データ信号のビットバッファ回路１２を通るため
、ビットバッファ回路１２を使用する場合にデータ信号
が遅延してＳビットとの遅延誤差がでる。この結果、上
述した従来のインターフェース回路では、データ伝送に
おけるデータ信号の欠落が生じることがある。

本発明は、上述した欠点を解消するためになされたもの
で、データ信号の通過経路によっても遅延差が生じない
ようにしたインターフェース回路を提供することを目的
とする。

〔課題を解決するための手段〕

本発明ツインターフエース回路は、エンベロープ信号を
取り込み、データビットを端末装置の速度に変換し、か
つＳビットを分離して、これらデータビットとＳビット
とを端末装置の速度の所定倍に多重変換する速度変換回
路と、この速度変換回路からの出力信号を端末装置のク
ロック信号に同期させるビットバッファ回路と、このビ
ットバッファ回路からの出力と速度変換回路からの出力
信号とを選択する選択回路と、この選択回路からの出力
信号からデータビットとＳビットとを分離する分離回路
とから構成したことを特徴とするものである。

本発明のインターフェース回路は、データビットとＳビ
ットとを多重化し、端末装置のクロック信号の所定倍の
速度で動作させることにより、ビットバッファ回路の有
無によるデータビット遅延とＳビットとの遅延誤差をな
くすことができる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明のインターフェース回路の実施例を示す
ブロック図である。第２図は本発明の実施例の作用を説
明するための図である。この第１図に示すインターフェ
ース回路は、速度変換回路１と、ビットバッファ回路２
と、選択回路３と、分離回路４とで次のように構成され
ている。

すなわち、速度変換回路１は、エンベロープ信号（第２
図Ｄａ）を取り込み、データビット（第２図Ｄｂ）を端
末装置の速度に変換し、かつＳビット（第２図Ｄｃ）を
分離して、これらデータビットとＳビットとを端末装置
の速度の所定倍に多重変換させるようになっている。ビ
ットバッファ回路２は、速度変換回路１からの出力信号
を端末装置のクロック信号に同期させるように構成され
ている。選択回路３は、ビットバッファ回路２からの出
力と速度変換回路ｌからの出力信号とを選択する回路構
成となっている。分離回路４は、選択回路３からの出力
信号からデータビットとＳビットとを分離する回路構成
となっている。

このような構成の実施例の作用を説明する。

エンベロープ信号（第２図Ｄａ）は、速度変換回路ｌに
入力される。このエンベロープ信号（第２図Ｄａ）は、
速度変換回路ｌにおいてデータビット（第２図Ｄｂ）が
端末装置の速度に変換される。また、速度変換回路１に
おいては、Ｓビット（第２図Ｄｃ）が分離されて、これ
らデータビットとＳビットとを端末装置の速度の所定倍
に多重変換させる（第２図Ｄｄ）。

速度変換回路１からの出力信号は、端末装置のクロック
信号に同期させるためにビットバッファ回路２に入力さ
れる。ビットバッファ回路２は、端末装置の２倍の速度
（第２図Ｄｅ）で動作させる。

また、選択回路３では、速度変換回路１からの出力信号
と、ビットバッファ回路２からの出力信号との選択を行
っており、ビットバッファ回路２の有無の制御により動
作する。この選択回路３の出力信号は、分離回路４を通
すことにより、端末装置の速度のデータビットとＳビッ
トとに分離する。

〔発明の効果〕

以上説明したように本発明は、データビットとＳビット
とを多重化し、端末装置のクロック信号の所定倍の速度
で動作させることにより、ビットバッファ回路の有無に
よるデータビット遅延とＳビットとの遅延誤差をなくす
ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明のインターフェース回路の実施例を示す
ブロック図、第２図は同実施例の作用を説明するための
図、第３図は従来のインターフ−ス回路を示すブロック
図である。 １・・・・・・速度変換回路、 ２・・・・・・ビットバッファ回路、３・・・・・・選
択回路、４・・・・・・分離回路。

Claims (1)

1. 【特許請求の範囲】 エンベロープ信号を取り込み、データビットを端末装置
   の速度に変換し、かつＳビットを分離して、これらデー
   タビットとＳビットとを端末装置の速度の所定倍に多重
   変換する速度変換回路と、この速度変換回路からの出力
   信号を端末装置のクロック信号に同期させるビットバッ
   ファ回路と、このビットバッファ回路からの出力と速度
   変換回路からの出力信号とを選択する選択回路と、この
   選択回路からの出力信号からデータビットとＳビットと
   を分離する分離回路 とを具備することを特徴とするインターフェース回路。