JPH0330364A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

Info

Publication number
JPH0330364A
JPH0330364A JP2145243A JP14524390A JPH0330364A JP H0330364 A JPH0330364 A JP H0330364A JP 2145243 A JP2145243 A JP 2145243A JP 14524390 A JP14524390 A JP 14524390A JP H0330364 A JPH0330364 A JP H0330364A
Authority
JP
Japan
Prior art keywords
conductivity type
region
transistor
regions
bipolar transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2145243A
Other languages
English (en)
Inventor
Jean Jimenez
ジャーン・ジマーネ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics SA
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics SA, SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics SA
Publication of JPH0330364A publication Critical patent/JPH0330364A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
    • H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は集積回路の製造に関する。
技術の進歩とともに、製造業者は種々の形式の多くの数
のコンポーネントを統合する、より複雑な集積回路を開
発し、それらがＭＯＳトランジスタおよびバイポーラト
ランジスタであり、これらバイポーラトランジスタは論
理トランジスタおよびパワートランジスタ、すなわち高
い電圧に抵抗しがちでかつ論理トランジスタに比べて高
い電流の流れを可能にするトランジスタを含む。このよ
うな構造の実現には多くの数の製造ステップおよび特に
多くの数のマスキングのステップ（マスクレベル）なら
びに注入、分離およびアニールのステップを設けること
を含む。手頃な製造コスＩ・と能率を得るためには、選
択することはやむを得ず必要である。個々のコンボーネ
ンＩ・の実現のために、最適な性能を得るための構造お
よびドーピングレベルをコンポーネントに与えることが
必要であるということが知られているが、複雑な集積回
路の実現の場合には、同一のチップ上にそれらを統合す
ることを可能にするために、それらコンポーネントのい
くつかの性能は犠牲にしなければならない。
集積回路の製造の分野での絶えざる目的は種々の形式の
コンポーネントを最適化すると同時に製造ステップの数
を最小限にすることを可能にする製造方法を見つけ出す
ことである。
この発明は出願人により実現されかつ米国特許第４６２
８３４１号に記載される形式の技術に関連する。
発明の簡単な要約 この発明のより詳細な目的は第１の導電型のチャネルを
有するＭＯ８＋−ランジスタと逆の導電型のエミッタと
コレクタとを有する垂直バイポーラトランジスタ、すな
わちたとえばＮチャネルＭＯＳトランジスタと垂直ＰＮ
Ｐバイポーラトランジスタとを同時に最適化する製造方
法を提供することである。
これらの目的を達成するために、この発明はＭＯＳトラ
ンジスタがＤＤＤ型すなわち、多くドープされたソース
とドレーン領域がゲートの下のわずかにより横方向に延
在する同じ導電型のカップに挿入される方法を提供する
ことである。ＤＤＤ（二重拡散型ドレーン）構造は特に
ＭＯＳトランジスタ特性の時間偏差を低減することを可
能にする。
この発明に従い、ＮチャネルＭＯ３）ランジスタのソー
スおよびドレーンのコンタクト領域が注入される、より
少ないドーピングレベルを有するカップがＰＮＰ　）ラ
ンジスタのベースと同時に実行され、かつＮチャネルＭ
ＯＳトランジスタのソースとドレーンのコンタクト領域
がＰＮＰ　）ランジスタのベースのコンタクト領域と同
時に実行される。
言換えれば、この発明は第１の導電型のチャネルを有す
るＭＯ８＋−ランジスタと第２の導電型のエミッタおよ
びコレクタを有する垂直バイポーラトランジスタとを特
に含む集積回路の製造方法を提供し、これらトランジス
タは第２の導電型の多くドープされ埋込まれた層の上で
第２の導電型の少なくドープされたポケットへ形成され
、それらポケットの各々が分離領域に囲まれかつ主要領
域および補助領域への分離ストライプにより分離され、
その補助領域の表面部分は第２の導電型に従い多くドー
プされ、その補助領域はバイポーラトランジスタのコレ
クタおよびＭＯＳトランジスタのポケットコンタクト領
域とに対応し、ゲートがＭＯＳトランジスタの主要領域
を２つの部分に分離する。
この方法はＭＯＳトランジスタゲートを形成した後に前
記主要領域で実行される、以下の連続するステップを含
む、すなわち、 一第１の導電型の少なくドープされた領域を注入しかつ
アニールするステップ、 −第１の導電型の多くドープされた領域をバイポーラト
ランジスタのエミッタが形成される場所を除く場所に注
入しかつアニールするステップ、−第２の導電型の多く
ドープされた領域をそこにバイポーラトランジスタのエ
ミッタを形成することが望ましい位置で注入しかつアニ
ールするステップ、 一第１および第２の導電型の多くドープされた領域の注
入およびアニールがそれら領域の各々の下での第１の導
電型の低いレベルの注入から結果とし得られる層の部分
が残るように実行されるステップである。
この発明の先行のおよび他の目的、特徴ならびに利点は
添付の図面に示される好ましい実施例の以下の詳細の説
明から明らかになるであろう。
実施例の詳細な説明 この発明の実施例がここに第１図から策１３図の連続す
るステップとの関連においてより詳細に記載される。集
積回路の表現の分野では従来的であるが、種々の層の厚
さと横方向の大きさは図面をより読みやすくするために
１つの図の内側または１つの図から他の図に対しても目
盛りに従って描かれていないことに留意されたい。一方
、恐らくは連続する製造ステップの間における同一のコ
ンポーネントまたは層についても同じことがいえる。
第１図はその上に連続５ｉＯ９および窒化物層２および
３すなわちたとえば５０から１１００ｎの厚さを有する
ＳｉＯ２の層および１００から１５Ｑｎｍの厚さの窒化
物層が形成されているＰ−サブストレート１を示す。Ｎ
＋型領領域４注入されることを可能にするために酸化物
と窒化物の層に開口が形成される。このＮ“型の領域は
たとえば８０ｋｅＶのエネルギと０ｍ２当り４−５．１
０１５原子の量でのヒ素（Ａｓ）またはアンチモン（Ｓ
　ｂ）の注入から結果として得られ得る。
第１図から第１３図の右部分でのＮチャネルＭＯＳトラ
ンジスタと左部分上の垂直ＰＮＰ型バイポーラトランジ
スタの形成が以下に記載される。
以下のステップでは、窒化物層３により保護されていな
い領域で厚い酸化物層５が成長させられる。この厚い酸
化物層はたとえば酸素の存在する場所では１１５０℃で
のアニールから結果として得られるたとえば２００から
３００　ｎｍの厚さを有する。そこで、窒化物層３が除
去されかつ第２図に示される構造が得られる。
第３図では、レジスト層７が図の右に部分（Ｎチャネル
ＭＯＳトランジスタが形成されるべきはずの場所）を覆
う。図の左の部分（ＰＮＰ　トランジスタが形成される
はずの場所）は、１００ｋｅ■のエネルギの下に、０ｍ
２当り１０１３原子の量でたとえばリンイオンのＮ型の
注入９を受ける、すなわち比較的少なくドープされた領
域を作り出しがちな注入である。
第４図では中央の部分がレジスト層１０によりマスクさ
れ、この中央の部分は２つのコンポーネントの間の境界
に対応しかつ他の領域がＰ型のドーパント、たとえば４
０ｋｅＶのエネルギの下に０ｍ２当り４−５．１０１４
の量でのホウ素により注入される。この注入に続くのは
たとえば窒素が存在する場合で２時間の１１６０℃での
アニールである。このように、第３図との関連により記
載された注入９から結果として得られるＮ−層１１およ
び、２２層１２が得られる。
上記のすべての領域はエピタキシャル成長の後に埋込み
層になるべく意図される。
第５図はＮ−型エピタキシャル層２０を成長させた後得
られる構造であって、このエピタキシャル層は順に薄い
酸化物の層２１および窒化シリコン層２２でコーティン
グされる。このエピタキシャル成長の間には、それ以前
に埋込まれた層がエピタキシャル領域において上方へ拡
散することに留意されたい。もちろん、エピタキシャル
ステップに先立ち酸化物層２および５が剥ぎ取られる。
厚い酸化物の層５がエピタキシャル層を形成した後の構
造の表面上にマークを得ることを可能にし、このマーク
が次のマスクを整列させるために使用されることに留意
されたい。酸化物層２１は約５０から１１００ｎの厚さ
を有しかつ化学的気相成長により得られる窒化物層は１
００から１５０ｎｍの厚さを有し得る。
第６図に示されるステップでは、示されるように、窒化
物のマスクは部分的にエツチングされ、レジスト層２４
は中央の部分を保護するために堆積されかつＰドーパン
ト、たとえば１２０ｋｅＶのエネルギ下でｃｍ２当り約
２−３．１０”の原子の量でのホウ素が注入され、次に
約３０ｋｅＶのエネルギ下でのｃｍ２当り５−７．１０
”の量の原子での第２のホウ素の注入が引続く。
窒化物の層で保護されていない場所に８００−１０００
ｎｍの厚さを有する酸化物の区域を形成するために、た
とえば約１０００℃の温度で湿った大気の下での熱酸化
が実行されかつこの窒化物層はそのとき除去される。こ
の酸化の間、第７図に示されるように事前に注入された
Ｐ型のドーパントが厚い酸化物の区域の下で比較的少な
いドーピングのレベルを有するＰ−ポケット３１と３２
ならびにより多くドープされた領域３３を形成するため
に再分配される。厚い酸化物の区域の間で、コンポーネ
ント（Ｐ−ポケット）を取り巻く領域３４と、主要領域
および補助領域の２つの領域にコンポーネントが形成さ
れるＰ”ポケットを分離する領域３５とが差をつけられ
、その機能は後程示される。製造されているＰＮＰでは
参照番号３６が主要領域を表わしかつ参照番号３７が補
助領域を表わし、かつ製造されているＭＯＳ）ランジス
タでは、参照番号３８が主要領域を表わしかつ参照番号
３９が補助領域を表わす。
第８図はＭＯＳトランジスタが形成される領域のための
しきい値を調節するための従来的な注入ステップを示す
。このステップの間、酸化物の層２１もまた除去されか
つ製造することを所望されるＭＯＳトランジスタとの関
連により選択される厚さを有する新しいゲート酸化物の
層、たとえば０．５から１ボルトのしきい値電圧を得る
ための３０から５Ｑｎｍの厚さを有する酸化物層により
置換えられる。このしきい値調節注入ステップはマスキ
ングを伴わずに実行されやすく、その理由はその場合に
はバイポーラトランジスタが形成される領域を損なうこ
とがないからであるということに留意されたい。注入は
たとえば４０ｋｅＶのエネルギの下でｃｍ２当り１−２
．１０”の量でのホウ素注入であってよい。この注入の
結果は以下の図には現われない。
それから、構造上でＭＯＳトランジスタの領域３０内に
その場所にゲート４０を残すべくエツチングされるポリ
シリコンの層が堆積される。
第１０図は補助領域３７および３９が厚い酸化物の区域
３４および３５で終りとなるレジスト層４２および４３
によりマスクされかつＮ型の注入が低い分量、たとえば
５０ｋｅＶのエネルギの下ｃｍ２当り２−４．１０１４
原子のリンで実行された、次のステップを示す。したが
ってバイポーラトランジスタのベース層４４と同時にＮ
チャネルＭＯＳトランジスタのドレーン領域４５および
ソース領域４６が得られる。加えて、このステップの間
最初のエピタキシャル層２０はコンポーネントを分離す
る中央の領域でわずかに過度にドープされる。
この技術の熟練者はこのステップがこの発明に従う方法
の特定的な特徴の１つの構成することに留意するであろ
う。
第１１図はＭＯＳトランジスタのドレーンおよびソース
コンタクト領域ならびにＰＮＰバイポーラトランジスタ
のベースコンタクトのフォーメーションを示す。第１０
図から第１１図では、ポリシリコンのゲートが次の注入
のためにより大きな幅を有するマスクを形成するべ（ま
ず再び酸化される。酸化物層は図では参照番号４７によ
り示される。そこで、コンポーネントの（レジス’ト５
０）の各々の周辺はバイポーラトランジスタの領域と同
様筒われ、そこではエミッタコンタクト（レジスト５１
）が形成され、レジスト層４２および４３はその位置に
とどまる（または実質的に同じ位置で他のレジスト層に
より置換えられる）。最後に、ソース５３、ドレーン５
４およびエミッタコンタクト５５の注入が実行される。
同時に、中央の領域５６が過度にドープされる。ゲート
上に形成される酸化物層４７の厚さは約２０から２５ｎ
ｍであってよくかつそれは１時間半の間９５０℃でアニ
ールすることの結果であり得る。Ｎの注入は８０ｋｅＶ
のエネルギの下ｃｍ”当り約４−６゜１０１５原子の量
で実行され得る。
第１２図のステップの間、新しいレジスト層６０が堆積
されかつ補助領域３７および３９ならびに主要領域３６
のエミッタ領域の上に開かれる。
こうして、バイポーラトランジスタのエミッタコンタク
ト領域６１およびコレクタコンタクト領域６２ならびに
ＭＯＳトランジスタのサブストレートコンタクト領域６
３が同時に形成される。これらＰゝ領領域５０ｋｅＶで
のかつＣｍ２当り２−４、：１０１５原子の量でのホウ
素の注入から結果として得られ得る。
最後に、第１３図はベース７１、エミッタ７２、コレク
タ７３、ポケット分極７４、サブストレートコンタクト
７５、ソース７６およびドレーン７７のためのメタライ
ゼーション（ＭＯＳトランジスタのゲートメタライゼー
ションは図示されない）を形成した後の次のステップに
おける構造を示す。
上記に、この発明の典型的な実施例が詳細に記載されて
きた。この実現例が当該技術の熟練者には明らかである
変形および修正をしやすいものであることは明白である
。より詳細には、すべての導電型はＰチャネルＭＯＳト
ランジスタとＮＰＮバイポーラトランジスタとを同時に
形成するために入替えられ得る。この発明の主な局面の
１つは注入の分量およびエネルギの選択がＮ−領域４４
．４５．４６それからＮ“領域５３．５４．５５および
最後にＰ領域６１を、それらの最後のＮｏおよびＰゝ領
領域それを横切ることなくＰ−領域に埋込まれる順番で
、形成するための役割を果たすということである。
このアーキテクチャでは、満足できる相互コンダクタン
スおよび予め定められたしきい値電圧を示すＤＤＤ型の
ＮチャネルＭＯ８）ランジスタとたとえば約１００等の
、高い利得を有する垂直ＰＮＰトランジスタとを同時に
製作することが可能である。
一方、この発明に従う構造は通常は他のコンポーネント
が同時に形成され得るより複雑な全体的製造方法の部分
であることに留意されたい。例により、第１４図は２つ
の相補型ＭｏＳトランジスタ、すなわち左側にはこの発
明のものと同一のＭＯＳトランジスタをかつ右側にはＰ
ＭＯ８）ランジスタ、すなわちＰチャネルＭＯＳトラン
ジスタを示す。最後に、図の右側の部分は垂直ＮＰＮ型
トランジスタを示す。文字ＳとＤはＭＯＳトランジスタ
のソースとドレーンを示しかつ文字Ｃ，ＥならびにＢは
バイポーラトランジスタのコレクタ、エミッタならびに
ベースを示す。
この図は詳細に記載されていないが当該技術の熟練者に
はＰチャネルＭＯＳトランジスタのすべての層がＮチャ
ネルＭＯ８）ランジスタと垂直ＰＮＰトランジスタの上
記の製造ステップとともに同時に実行され得ることがわ
かるであろう。垂直ＮＰＮ）ランジスタについては、唯
一付加的な層はエミッタのＮ”の拡散が形成されるＰ”
ベース層８０である。この層Ｐ”８０はＮＰＮ　トラン
ジスタのためにＰＮＰ　トランジスタのＮ−層４４に対
応する。Ｎ−層４４がＮＭＯ３）ランジスタ内のＮ−領
域４５および４６と同時に形成されるのと同じ態様で（
第１０図から第１３図参照）、２層３０と同時にそれに
ＤＤＤ型構造を与えるためのＰＭＯＳトランジスタ内の
対応する領域Ｐ−を形成することは可能かもしれない。
【図面の簡単な説明】
第１図から第１３図はこの発明に従いＮチャネルＭｏＳ
トランジスタと垂直ＰＮＰ　トランジスタとを同時に製
造するためのステップを示す。 第１４図は同じ集積回路のウェハの上でより詳細に上記
に記載されたコンポーネントと同時に製造される種々の
典型的コンポーネントを示す。 図において、１はＰ−サブストレート、２は５層０２層
、３は窒化物層、４はＮ“型領域、５は酸化物層、７は
レジスト層、９はＮ型注入、１０はレジスト層、１１は
Ｎ−層、１２はＰ”層、２０はＮ−型エピタキシャル層
、２１は酸化物層、２２はシリコン窒化物層、２４はレ
ジスト層、３１はＰ゛ポケツト３２はＰ−ポケット、３
３は多くドープされた領域、３６は主要領域、３７は補
助領域、３８は主要領域、３９は補助領域、４０はゲー
ト、４２はレジスト層、４３はレジスト層、４４はベー
ス層、４５はドレーン領域、４６はソース領域、５０は
レジスト、５１はレジスト、５３はソース、５４はドレ
ーン、５５はエミッタコンタクト、５６は中央領域、６
０はレジスト層、６１はエミッタコンタクト領域、６２
はコレクタコンタクト領域、６３はサブストレートコン
タクト領域、７１はベース、７２はエミッタ、７３はコ
レクタ、７４はポケット分極、７５はサブストレートコ
ンタクト、７６はソース、７７はドレーン、８０はＰ”
ベース層である。 特許出）１人　　工スージェーエス拳トムソンーミクロ
エレクトロニクスφニス ・ア− ３７０−

Claims (2)

    【特許請求の範囲】
  1. （１）第１の導電型のチャネルを有するＭＯＳトランジ
    スタと第２の導電型のエミッタおよびコレクタを有する
    垂直バイポーラトランジスタとを特に含む集積回路の製
    造方法であって、 前記トランジスタは第２の導電型の多くドープされ埋込
    まれた層の上に形成された第２の導電型の少なくドープ
    されたポケット（３１、３２）内に形成され、前記ポケ
    ットの各々が分離領域（３４）により囲まれかつ主要領
    域（３６；３８）および補助領域（３７；３９）への分
    離ストライプ（３５）により分離され、補助領域の表面
    部分が第２の導電型に従い多くドープされ、前記補助領
    域がバイポーラトランジスタのコレクタおよびＭＯＳト
    ランジスタのポケットコンタクト区域に対応し、ゲート
    （４０）がＭＯＳトランジスタの主要領域を２つの部分
    に分離し、 前記方法がＭＯＳトランジスタゲートを形成した後前記
    主要領域上で実行される、連続する以下のステップ、す
    なわち、 第１の導電型の少なくドープされた領域（４４；４５、
    ４６）を注入しかつアニールするステップと、 バイポーラトランジスタのエミッタが形成される場所を
    除き、第１の導電型の多くドープされた領域（４４；４
    ５、４６）を注入しかつアニールするステップと、 バイポーラトランジスタのエミッタを形成することを所
    望されている場所で第２の導電型の多くドープされた領
    域（６１）を注入しかつアニールするステップとを含み
    、 第１および第２の導電型の多くドープされた領域の注入
    およびアニールがそれら領域の各々の下で低いドーピン
    グレベルでの第１の導電型の注入から結果として生じる
    層の部分が残るように実行される、製造方法。
  2. （２）第１の導電型がＮ型であり、第１の導電型の前記
    少なくドープされた領域（４４；４５、４６）がリンの
    注入から結果として得られ、かつ第２の導電型の前記多
    くドープされた領域（６１）がホウ素の注入から結果と
    して得られる、請求項１に記載の製造方法。
JP2145243A 1989-06-02 1990-06-01 集積回路の製造方法 Pending JPH0330364A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8907819 1989-06-02
FR8907819A FR2647959B1 (fr) 1989-06-02 1989-06-02 Procede de fabrication simultanee de transistors mos a canal n et de transistors bipolaires verticaux pnp

Publications (1)

Publication Number Publication Date
JPH0330364A true JPH0330364A (ja) 1991-02-08

Family

ID=9382671

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2145243A Pending JPH0330364A (ja) 1989-06-02 1990-06-01 集積回路の製造方法

Country Status (5)

Country Link
EP (1) EP0401135A1 (ja)
JP (1) JPH0330364A (ja)
KR (1) KR910001944A (ja)
CA (1) CA2018089A1 (ja)
FR (1) FR2647959B1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2693032B1 (fr) * 1992-06-25 1994-09-30 Sgs Thomson Microelectronics Structure de diodes de protection de plot.
US5374569A (en) * 1992-09-21 1994-12-20 Siliconix Incorporated Method for forming a BiCDMOS
US5708289A (en) * 1996-02-29 1998-01-13 Sgs-Thomson Microelectronics, Inc. Pad protection diode structure

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58225663A (ja) * 1982-06-23 1983-12-27 Toshiba Corp 半導体装置の製造方法
FR2571178B1 (fr) * 1984-09-28 1986-11-21 Thomson Csf Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication
US4737472A (en) * 1985-12-17 1988-04-12 Siemens Aktiengesellschaft Process for the simultaneous production of self-aligned bipolar transistors and complementary MOS transistors on a common silicon substrate
GB2186117B (en) * 1986-01-30 1989-11-01 Sgs Microelettronica Spa Monolithically integrated semiconductor device containing bipolar junction,cmosand dmos transistors and low leakage diodes and a method for its fabrication
US4902640A (en) * 1987-04-17 1990-02-20 Tektronix, Inc. High speed double polycide bipolar/CMOS integrated circuit process

Also Published As

Publication number Publication date
FR2647959A1 (fr) 1990-12-07
KR910001944A (ko) 1991-01-31
EP0401135A1 (fr) 1990-12-05
FR2647959B1 (fr) 1991-09-20
CA2018089A1 (en) 1990-12-02

Similar Documents

Publication Publication Date Title
TW486751B (en) Integration of high voltage self-aligned MOS components
CA1257710A (en) Method for the manufacture of lsi complementary mos field effect transistor circuits
US7501324B2 (en) Advanced CMOS using super steep retrograde wells
EP0550015B1 (en) Lateral double diffused insulated gate field effect transistor and fabrication process
US5219784A (en) Spacer formation in a bicmos device
US4760033A (en) Method for the manufacture of complementary MOS field effect transistors in VLSI technology
JP5089529B2 (ja) ＢｉＣＭＯＳ集積回路
US4956305A (en) Process for fabricating an integrated circuit
US6946353B2 (en) Low voltage high performance semiconductor devices and methods
JP2625602B2 (ja) 集積回路デバイスの製造プロセス
JPS58107663A (ja) 近接して設けられるド−パントイオン注入盆状区域の製造方法
US5082796A (en) Use of polysilicon layer for local interconnect in a CMOS or BiCMOS technology incorporating sidewall spacers
JPH04226064A (ja) 半導体装置用の相互接続体及びその製造方法
US20020117714A1 (en) High voltage MOS transistor
US5208169A (en) Method of forming high voltage bipolar transistor for a BICMOS integrated circuit
EP0239216A2 (en) CMOS compatible bipolar transistor
JPH04239760A (ja) 半導体装置の製造法
US5010034A (en) CMOS and bipolar fabrication process using selective epitaxial growth scalable to below 0.5 micron
US5081518A (en) Use of a polysilicon layer for local interconnect in a CMOS or BICMOS technology incorporating sidewall spacers
JPH02219262A (ja) 半導体装置
US4987088A (en) Fabrication of CMOS devices with reduced gate length
JPH0330364A (ja) 集積回路の製造方法
US4873199A (en) Method of making bipolar integrated circuits
US6080612A (en) Method of forming an ultra-thin SOI electrostatic discharge protection device
US5460986A (en) Process for making a power MOSFET device and structure