JPH02219262A - 半導体装置 - Google Patents

半導体装置

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JPH02219262A
JPH02219262A JP1039816A JP3981689A JPH02219262A JP H02219262 A JPH02219262 A JP H02219262A JP 1039816 A JP1039816 A JP 1039816A JP 3981689 A JP3981689 A JP 3981689A JP H02219262 A JPH02219262 A JP H02219262A
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はバイポーラトランジスタ或いはＭＯＳトランジ
スタを用いた半導体装置に関するもので、特にＢｉＣＭ
Ｏ８混載半導体装置に使用されるものである。
（従来の技術） 従来はＰ型基板上にＮＰＮバイポーラトランジスタを形
成し、Ｐ型基板上のＰウェル（ｗｅｌｌ）中にＮチャネ
ルＭＯＳＦＥＴ、Ｐ型基板上のＮウェル中にＰチャネル
ＭＯＳＦＥＴを形成する構造を用いていた。
従来構造ではＮチャネルＭＯＳＦＥＴを用いるメモリー
セルではメモリーセルが逆導電型でくるまれていないた
め、放射線その他によるソフトエラー耐性が悪くなる。
ＮチャネルＭＯＳＦＥＴは全てＰ型基板上に直接形成さ
れるため、単一の電圧しか印加する事ができず、基板上
には同一のサブスレッショルド（ｓｕｂ　ｔｈｒｅｓｈ
ｏｌｄ）特性を持つＮチャネルＭＯＳＦＥＴＬか形成で
きない。
従来構造ではＰＮＰバイポーラトランジスタを電気的に
分離する事が不可能で、ＰＮＰ　トランジスタを混載す
る事ができない。
（発明が解決しようとする課題） 本発明は上記の事情に鑑みてなされたもので、ソフトエ
ラー耐性が強くかつ高性能のＭＯＳＦＥＴ、或いはバイ
ポーラトランジスタを用いた半導体装置を提供する事を
目的とする。
［発明の構成コ （課題を解決するための手段と作用） 本発明はＢｉＣＭＯ３混載メモリーのメモリセルを他の
ウェル領域でくるむことにより、ソフトエラー耐性が向
上すると同時にメモリーセル以外のＭＯＳＦＥＴとは異
なる基板バイアスを印加する事を可能にして、高性能の
メモリーＬＳＩを得るものである。
（実施例１） 以下図面を参照して本発明の実施例を詳細に説明する。
第１図（ａ）ないし第１図（Ｄは本発明の半導体装置を
得る方法を工程順に示す断面図である。
まず、Ｐ型で（１００）結晶面のシリコン半導体基板１
０上に絶縁膜１１を堆積し、写真蝕刻法により埋め込み
コレクタ領域の形成予定位置、メモリーセルのＮＭＯＳ
形成予定位置、及びＰＭＯ８素子の形成予定位置のみの
絶縁膜１１を選択的に除去して開口部１２を形成する。
続いてこの開口部１２からＳｂ（アンチモン）の気相あ
るいは固相拡散もしくはＡｓ（ヒ素）またはｓｂのイオ
ン注入によりＮ十型の埋め込みコレクタ層（及びウェル
を深くする層）１３を形成する（第１図（ａ））。
次に、上記絶縁膜１１を全面除去した後、ウェハー全面
にＢ÷を加速電圧１００ＫｅＶ、　ドーズ量６×１０１
２ＣＩ＃でイオン注入する。これによりパンチスルー防
止用の低濃度埋込みＰ領域を形成する（第１図（ｂ）。
この後エピタキシャル成長法により基板１０上に不純物
としてＰ（リン）を１×１０１６／ｃｄ程度含むＮ型エ
ピタキシャル層１４を形成する。このときの成長温度は
例えば１１３０’ｃであり、層１４の厚みは１．２μｍ
である。（第１図（Ｃ））。
次に写真蝕刻法を用いてイオン注入用のマスク（図示せ
ず）を形成し、このマスクを用いて上記Ｎ型エピタキシ
ャル層１４のＰＭＯ３形成領域或いはＰＭＯ３，ＮＰＮ
バイポーラ素子領域両者にＰイオンを１６０ＫｅＶの加
速エネルギー　５×１０１２／　（！Ｊのドーズ量でイ
オン注入することによりＮウェル領域１５を選択的に形
成し、続いて別なイオン注入用のマスクを用いてＢイオ
ンを１００ＫｅＶの加速エネルギー　６×１０１２ｃ−
のドーズ量でイオン注入することによりＰウェル領域１
６を選択的に形成する（第１図（ｄ）　）　、なお、こ
の工程では始めにＰウェル領域１６を、次にＮウェル領
域１５を形成するようにしてもよい。
続いて、ＭＯＳトランジスタどうし及びＭＯＳトランジ
スタとバイポーラトランジスタとを分離するためのフィ
ールド酸化膜１７を選択酸化法により形成する。このフ
ィールド酸化膜１７の膜厚は６０００人程度鹿島る。な
お、このフィールド酸化膜１７の形成に先立ち、フィー
ルド反転防止用のイオン注入領域１８を自己整合的に形
成する。
さらに、上記Ｎ型エピタキシャル層１４にＰイオンを３
２０ＫｅＶの加速エネルギー　１×１０１６／　ｃｄの
ドーズ量でイオン注入することにより、上記埋め込みコ
レクタ層１３に接続されたディープ（Ｄｅｅｐ）　Ｎ＋
イオン注入領域２２を形成する（第１図（ｅ））。
このディープＮ＋イオン注入領域２２はＮＰＮバイポー
ラトランジスタのコレクタ取り出し電極であると同時に
メモリーセル下の埋め込みＮ小領域の周囲に形成され、
メモリーセル下のＰウェルを外部のＰウェルと電気的に
分離する。
続いて全面に膜厚が１５０人程鹿のダミーゲート酸化膜
１９を熱酸化法により形成する。この後、上記ダミーゲ
ート酸化膜１９を通して上記Ｎウェル領域１５、Ｐウェ
ル領域１６それぞれの表面にＰチャネルＭＯ８Ｉ−ラン
ジスタ、ＮチャネルＨＯＳトランジスタの閾値合わせ込
み用及びパンチスルー防止用のチャネルイオン注入領域
２０．２１を形成する。上記Ｎウェル領域１５側のチャ
ネルイオン注入領域２０は、Ｂイオン２０ＫｅＶの加速
エネルギー　３×１０１２／ｃ−のドーズ量のイオン注
入、Ｐイオンを２４０ＫｅＶの加速エネルギー２　Ｘ　
１０１２／　ｃｌのドーズ量のイオン注入からなる２回
のイオン注入により形成する。Ｐウェル領域１６側のチ
ャネルイオン注入領域２１は、Ｂイオンを２０ＫｅＶの
加速エネルギー、４×１０１２／Ｃ−のドーズ量でイオ
ン注入することにより形成する。
次に、上記ダミーゲート酸化膜１９を全面剥離した後、
酸化法により表面に１５０人程鹿の厚みのゲート酸化膜
２３を形成する。さらにその上にＣＶＤ法（科学的気相
成長法）により多結晶シリコン層２４を所定の厚みに堆
積する。続いて、Ｐ拡散によりこの多結晶シリコン層２
４に不純物を導入して低抵抗化する（第１図（ｒ））。
次に、写真蝕刻法を用いて上記多結晶シリコン層２４及
びゲート酸化膜２３をパターニングし、ＭＯＳトランジ
スタのゲート電極をＮウェル領域１５上及びＰウェル領
域１６上にそれぞれ残す。
続いて９００℃、０゜雰囲気中で３０分酸化を行ない、
後酸化膜５０を形成する。続いて写真蝕刻法によるマス
クと前記フィールド酸化膜１７と上記ゲート電極をマス
クにしてＢＦ２＋イオンを５０ＫｅＶの加速エネルギー
　５Ｘ１０１５／ｃ−のドーズ量でイオン注入を行ない
、Ｎウェル領域１５の表面にＰ十型のソース領域２５及
びドレイン領域２６を形成する。このとき、同時に前記
埋め込みコレクタ層１３上のＮ型エピタキシャル層１４
にもイオン注入を行なって、バイポーラトランジスタの
外部ベース領域２７を形成する。次に、写真蝕刻法によ
るマスクと前記フィールド酸化膜１７と」二記ゲート電
極をマスクにＰ＋イオンを６゜ＫｅＶの加速エネルギー
、４　Ｘ　１０１３／　ｃｄのドズ量でイオン注入を行
ない、Ｐウェル領域１６の表面にＮ−型のソース領域２
８及びドレイン領域２９を形成する（第１図（ｇ））。
次に、全面にＣＶＤ−８ｉ０２膜３ｏを２０００人の厚
みに堆積し、続いてＲＩＥ　（反応性イオンエッチング
法）等の異方性エツチング技術によりこのＣＶＤ　　５
ｉ０２膜３０をエツチングして、ＣＶＤ−５ｉｎ２膜３
０を前記ゲート電極の側面にのみ残す。そして、」二記
Ｐウェル領域１６のみが露出するような図示しないマス
クを形成した後、Ａｓイオンを５０ＫｅＶの加速エネル
ギー　５Ｘ１、　Ｏ１５／　ｃｄのドーズ量でイオン注
入を行なって、Ｐウェル領域１６の表面にＮ中型のソー
ス領域３１及びドレイン領域３２を形成する。すなわち
、このＰウェル領域１６にはいわゆるＬＤＤ構造のＮチ
ャンネルＭＯＳトランジスタが形成されることになる。
続いて９００℃、０２雰囲気中で３０分間の酸化を行な
うことにより後酸化膜３３を形成する。さらに続いてフ
ォトレジスト等によりＰウェル領域１６及びＮウェル領
域１５の表面を覆った後、ＢＦ２＋イオンを３０ＫｅＶ
の加速エネルギー　５　Ｘ　１０１３／　ｃＪのドーズ
量でイオン注入を行ない、前記埋め込みコレクタ層１３
上のＮ型エピタキシャル層１４にＰ型の内部ベース領域
３４を形成する（第１図（ｈ））。
次に、全面に層間絶縁膜としてのＣＶＤ−８ｉ０２膜３
５を２０００人の厚みに堆積し、続いてこのＣＶ　Ｄ　
−Ｓ　ｉ　０２膜３５に対し、前記内部ベス領域３４の
表面に通じるコンタクトホール３６及び前記Ｎチャネル
ＭＯ８トランジスタ側のＮ十型ドレイン領域３２の表面
に通じるコンタクトホール３７をそれぞれ開口する。こ
の後、多結晶シリコン層を２０００人の厚さに堆積し、
さらにパターニングを行なってエミッタ電極と高抵抗素
子とすべき位置にのみ多結晶シリコン層３８．３９とし
て残す。この時多結晶シリコンの堆積温度は６００℃以
下にすると良い。次に上記多結晶シリコン層３９の一部
分をフォトレジスト等のマスク４０で覆った後、上記多
結晶シリコン層３８゜３９に対してＡｓイオンを５０Ｋ
ｅＶの加速エネルギー　５×１０１５／ｃ−のドーズ量
でイオン注入を行ない、前記内部ベース領域３３内にＮ
型のエミッタ領域４１を形成すると同時に多結晶シリコ
ン層３８を低抵抗化してバイポーラトランジスタのエミ
ッタ電極を形成する。また同時に、多結晶シリコン層３
９を一部除いて低抵抗化してＮチャネルＭＯＳトランジ
スタのドレイン配線と高抵抗素子４２を形成する（第１
図（ｉ））。また、このイオン注入工程の後に、あるい
は続く平坦化工程の後に９５０℃ないしｌｌ００℃の温
度で５秒間ないし１分間熱処理を行なういわゆるラピッ
ドアニルを行なうことにより、さらに良好なコンタクト
特性を得るきとができる。
続イテ、全面＋、：ＣＶＤ−８ｉ０２膜とＢＰＳＧ膜と
からなる層間絶縁膜４３を堆積して表面の平坦化を行な
った後、この層間絶縁膜４３に対して前記エミッタ電極
としての多結晶シリコン層３８の表面に通じるコンタク
トホール４４及び前記ドレイン配線としての多結晶シリ
コン層３９の表面に通じるコンタクトホール４５をそれ
ぞれ開口すルト共に、層間絶縁膜４３及びその下部のＣ
ＶＤ５ｉ０２膜３５に対してＰチャネルＭＯ８）ラング
３夕のソース領域２５の表面に通じるコンタクトホール
４６を開口する。次に、全面に配線用のアルミニウムを
真空蒸着法等により堆積し、さらにこれをパターニング
してアルミニウム配線４７，４８．４９を形成すること
により完成する（第１図（ｊ））。
なお、このようにして製造された半導体装置において、
多結晶シリコン層３９の一部によって高抵抗素子４２が
構成されており、この高抵抗素子４２はスタティック型
メモリセルの負荷抵抗として使用される。
なお本発明は上記実施例のみに限られず、種々の応用が
可能である。例えば実施例ではＮチャネルＭＯＳ素子を
ＬＤＤ構造としたが、それぞれ素子のサイズにより、Ｍ
Ｏ８素子については最適な構造を用いればよい。また、
ＬＤＤ構造に用いる側壁はポリ（Ｐｏｌｙ）Ｓｔを用い
てもよい。また、ＰチャネルＰ＋イオン注入はＮチャネ
ルのＮ＋イオン注入の後でもよい。
上記実施例はスタティックＲＡＭのメモリーセルをディ
ープＮ十領域と埋込みＮ＋領領域囲む例を示したが、メ
モリーセルのみならず他のＮチャネルＭＯ８領域を同様
に囲んでもよいし、メモリセルはスタティックＲＡＭの
メモリーセルのみに限られず、ＤＲＡＭ、ＥＰＲＯＭ、
Ｅ２ＰＲＯＭ。
ＭＲＯＭその他のメモリーセルでも良い。
又、全面埋込みＰ領域は選択的に形成しても良い０ この方法によりメモリーセルのＮＭＯＳＦＥＴは埋め込
みＮ＋とディープＮ十領域にくるまれているため、メモ
リーセルのソフトエラー耐性が向上するとともに他のＮ
ＭＯＳＦＥＴとは異なる基板バイアスを印加する事がで
きる。
（実施例２） 次に、第２図（ａ）〜（ｊ）により実施例２を説明する
。まずＰ型で、（１００）結晶面のシリコン半導体基板
１０上に写真蝕刻法によりメモリーセル形成予定位置に
埋め込みＮウェル形成のための不純物Ｐをイオン注入し
、１１９０℃で３０時間拡散し、埋め込みＮウェル１を
形成した後、絶縁膜１１を堆積し、写真蝕刻法により埋
め込みコレクタ領域の形成予定位置及びＰＭＯ３素子の
形成予定位置のみの絶縁膜１１を選択的に除去して開口
部１２を形成する。続いてこの開口部１２からＳｂ（ア
ンチモン）の気相あるいは固相拡散もしくはＡｓ（ヒ素
）またはｓｂのイオン注入法によりＮ＋型の埋め込みコ
レクタ層（及びＮウェルを深くする層）１３を形成する
（第２図（ａ））。
次に、上記絶縁膜１１を全面除去した後、ウェハーに選
択的にＢ　を加速電圧１００ＫｅＶ、　ドーズ量６Ｘ１
０１２ｃｎｔでイオン注入する。これによりパンチスル
ー防止用の第１の低濃度埋め込みＰ領域９を形成する（
第２図（ｂ））。この後エピタキシャル成長法により基
板１０上に不純物としてＰ（リン）をＩ　Ｘ　１０１６
／　ａｎ？程度を含むＮエピタキシャル層１４を形成す
る。このときの成長温度は例えば１１３０℃であり、層
１４の厚みは１．２μｍである（第２図（Ｃ））。
次に、写真蝕刻法を用いてイオン注入用のマスク（図示
せず）を形成し、このマスクを用いて上記Ｎ型エピタキ
シャル層１４のＰＭＯＳ形成領域あるいはＰＭＯ８，Ｎ
ＰＮバイポーラ素子領域両者にＰイオンを１６０ＫｅＶ
の加速エネルギー５　Ｘ　１０１２／　ｃＪのドーズ量
でイオン注入することによりＮウェル領域１５を選択的
に形成し、続いて別なイオン注入用のマスクを用いてＢ
イオンを１００ＫｅＶの加速エネルギー　６Ｘ１０１２
ｃｍのドーズ量でイオン注入することによりＰウェル領
域１６を選択的に形成する（第２図（ｄ））。
この時、Ｎウェル２は、メモリーセル部の埋込みＮウェ
ルの外周にも同時に形成され、メモリセル部を電気的に
分離する。なお、この工程では始めにＰウェル領域１６
を、次にウェル領域１５を形成するようにしてもよい。
続いて、ＭＯＳトランジスタどうし及びＭＯＳトランジ
スタとバイポーラトランジスタとを分離するためのフィ
ールド酸化膜１７を選択酸化法により形成する。このフ
ィールド酸化膜１７の膜厚は６０００人程度鹿島る。な
お、このフィールド酸化膜１７の形成に先立ち、フィー
ルド反転防止用のイオン注入領域１８を自己整合的に形
成する。
さらに、上記Ｎ型エピタキシャル層１４にＰイオンを３
２０ＫｅＶの加速エネルギー　１×１０１４／　ｃｉの
ドーズ量でイオン注入することにより、上記埋め込みコ
レクタ層１３に接続されたデイプ（Ｄｅｅｐ）　Ｎ　　
型イオン注入領域２２を形成する。
（第２図（ｅ））。
続いて全面に膜厚が１５０人程鹿のダミーゲート酸化膜
１９を熱酸化法により形成する。この後、上記ダミーゲ
ート酸化膜１９を通して上記Ｎウェル領域１５、Ｐウェ
ル領域１６それぞれの表面にＰチャネルＭＯ８トランジ
スタ、ＮチャネルＭＯＳトランジスタの閾値合わせ込み
用及びパンチスル防止用のチャネルイオン注入領域２０
．２１を形成する。上記Ｎウェル領域１５側のチャネル
イオン注入領域２０は、Ｂイオンを２０ＫｅＶの加速エ
ネルギー　３　Ｘ　１０１２Ｘ　ｃｉのドーズ量のイオ
ン注入、Ｐイオンを２４０　Ｋ　ｅ　Ｖの加速エネルギ
２　Ｘ　１０１２／　ｃｄのドーズ量のイオン注入から
なる２回のイオン注入により形成する。Ｐウェル領域１
６側のチャネルイオン注入領域２１は、Ｂイオンを２０
ＫｅＶの加速エネルギー　４×１０１２／　ｃｉのドー
ズ量でイオン注入することにより形成する。
次に、上記ダミーゲート酸化膜１９を全面剥離した後、
酸化法により表面に１５０人程鹿の厚みのゲート酸化膜
２３を形成する。さらにその上にＣＶＤ法（化学的気相
成長法）により多結晶シリコン層２４を所定の厚みに堆
積する。続いて、Ｐ拡散によりこの多結晶シリコン層２
４に不純物を導入して低抵抗化する（第２図（ｒ））。
次に、写真蝕刻法を用いて上記多結晶シリコン層２４及
びゲート酸化膜２３をバターニングし、ＭＯＳトランジ
スタのゲート電極をＮウェル領域１５上及びＰウェル領
域１６上にそれぞれ残す。
続いて９００℃、０２雰囲気中で３０分酸化を行ない、
後酸化膜５０を形成する。続いて写真蝕刻法によるマス
クと前記フィールド酸化膜１７と上記ゲート電極をマス
クにしてＢＦ２＋イオンを５０ＫｅＶの加速エネルギー
　５　Ｘ　１０１５／　ｃ−のドーズ量でイオン注入を
行ない、Ｎウェル領域１５の表面にＰ生型のソース領域
２５及びドレイン領域２６を形成する。このとき、同時
に前記埋め込みコレクタ層１３上のＮ型エピタキシャル
層１４にもイオン注入を行なって、バイポーラトランジ
スタの外部ベース領域２７を形成する。次に、写真蝕刻
法によるマスクと前記フィールド酸化膜１７と上記ゲー
ト電極をマスクにＰ＋イオンを６゜ＫｅＶの加速エネル
ギー、４Ｘ１０１３／ｃ−のドーズ量でイオン注入を行
ない、Ｐウェル領域１６の表面にＮ−型のソース領域２
８及びドレイン領域２９を形成する（第２図（ｇ））。
次に、全面１：ＣＶＤ−８ｉ　０２膜３ｏを２０００人
の厚みに堆積し、続いてＲＩＥ　（反応性イオンエツチ
ング法）等の異方性エツチング技術によりこ（７）ＣＶ
Ｄ−８ｉ０２膜３０をエツチングして、ＣＶ　Ｄ　−Ｓ
　１０２膜３０を前記ゲート電極の側面にのみ残す。そ
して、上記Ｐウェル領域１６のみが露出するような図示
しないマスクを形成した後、Ａｓイオンを５０ＫｅＶの
加速エネルギー　５×ｌ　Ｑ　１５　／　ｃ−のドーズ
量でイオン注入を行なって、Ｐウェル領域１６の表面に
Ｎ小型のソース領域３１及びドレイン領域３２を形成す
る。すなわち、このＰウェル領域１６にはいわゆるＬＤ
Ｄ構造のＮチャネルＭＯ８トランジスタが形成されるこ
とになる。続いて９００℃、０２雰囲気中で３０分間の
酸化を行なうことにより後酸化膜３３を形成する。さら
に続いてフォトレジスト等によりＰウェル領域１６及び
Ｎウェル領域１５の表面を覆って後、ＢＦ２＋イオンを
３０ＫｅＶの加速エネルギー　５×１０１３／ｃ−のド
ーズ量でイオン注入を行ない、前記埋め込みコレクタ層
１３上のＮ型エピタキシャル層１４にＰ型の内部ベース
領域３４を形成する（第２図（ｈ））。
次に、全面に層間絶縁膜としてのＣＶＤ５ｉ０２膜３５
を２０００人の厚みに堆積し、続いてこのＣＶＤ−８ｉ
０２膜３５に対し、前記内部ベース領域３４の表面に通
じるコンタクトホール３６及び前記ＮチャネルＭＯＳト
ランジスタ側のＮ÷型ドレイン領域３２の表面に通じる
コンタクトホール３７をそれぞれ開口する。この後、多
結晶シリコン層を２０００人の厚さに堆積し、さらにパ
ターニングを行なってエミッタ電極と高抵抗素子とすべ
き位置にのみ多結晶シリコン層３８．３９として残す。
この時多結晶シリコンの堆積温度は６００℃以下にする
と良い。次に上記多結晶シリコン層３９の一部分をフォ
トレジスト等のマスク４０で覆った後、上記多結晶シリ
コン層３８゜３９に対してＡｓイオンを５０Ｋｅｙの加
速エネルギー　５　Ｘ　１０１５／　ｄのドーズ量でイ
オン注入を行ない、前記内部ベース領域３３内にＮ型の
エミッタ領域４１を形成すると同時に多結晶シリコン層
３８を低抵抗化してバイポーラトランジスタのエミッタ
電極を形成する。また同時に、多結晶シリコン層３９を
一部除いて低抵抗化してＮチャネルＭＯ８トランジスタ
のドレイン配線と高抵抗素子４２を形成する（第２図（
ｉ））。また、このイオン注入工程の後に、あるいは続
く平坦化工程の後に９５０℃ないし１１００℃の温度で
５秒間ないし１分間熱処理を行なういわゆるラピッドア
ニールを行なうことにより、さらに良好なコンタクト特
性を得ることができる。
続イテ、全面１．：ｃＶＤ−Ｓｉ０２膜とＢＰＳＧ膜と
からなる層間絶縁膜４３を堆積して表面の平坦化を行な
った後、この層間絶縁膜４３に対して前記エミッタ電極
としての多結晶シリコン層３８の表面に通じるコンタク
トホール４４及び前記ドレイン配線としての多結晶シリ
コン層３９の表面に通じるコンタクトホール４５をそれ
ぞれ開口すると共に、層間絶縁膜４３及びその下部のＣ
ＶＤ５ｉ０２膜３５に対してＰチャネルＭＯＳトランジ
スタのソース領域２５の表面に通じるコンタクトホール
４６を開口する。次に全面に配線用のアルミニウムを真
空蒸着法等により堆積し、さらにこれをパターニングし
てアルミニウム配線４７゜４８．４９を形成することに
より完成する（第２図（ｊ））。
なお、このようにして製造された半導体装置において、
多結晶シリコン層３９の一部によって高抵抗素子４２が
構成されており、この高抵抗素子４２はスタティック型
メモリセルの負荷抵抗として使用される。
この方法によりメモリーセルのＮＭＯ３ＦＥＴは埋め込
みＮウェルとＮウェルによりくるまれメモリーセルのソ
フトエラー耐性が向上するとともに、他のＮＭＯＳＦＥ
Ｔとは異なる基板バイアスを印加する事ができる。
（実施例３） 以下第３図を参照して本発明の実施例３を説明する。第
３図（ａ）ないし第３図（ｊ）は本発明の半導体装置を
得る方法を工程順に示す断面図である。
まず、Ｎ型で（１００）結晶面のシリコン半導体基板１
０上にＢをＮＰＮバイポーラトランジスタ形成予定位置
に選択的に注入し、１１９０℃３０時間の拡散を行ない
埋め込みＰウェル３を形成した後、絶縁膜１１を堆積し
、写真蝕刻法により埋め込みコレクタ領域の形成予定位
置及びＰＭＯＳ素子の形成予定位置のみの絶縁膜１．１
を選択的に除去して開口部１２を形成する。続いてこの
開口部１２からＳｂ（アンチモン）の気相あるいは固相
拡散もしくはＡｓ（ヒ素）またはｓｂのイオン注入によ
りＮ÷型の埋め込みコレクタ層（及びＮつエルを深くす
る層）１３を形成する（第３図（ａ））。
次に、上記絶縁膜１１を全面除去した後、ウェハーに選
択的にＢ÷を加速電圧１００ＫｅＶ、ドズ量６　Ｘ　１
０　】２ｃＪでイオン注入する。これによりパンチスル
ー防止用の低濃度埋め込みＰ領域９を形成する。
さらに選択的にＢを加速電圧２０ＫｅＶ、　ドズ量５×
１０１４ｃｍ″２でイオン注入し、ＰＮＰ　トランジス
タの埋込みコレクタ領域４を形成する。
この時、埋込みＰ十領域は埋込みＰ領域と同じ濃度で一
度期に形成しても良い（第３図（ｂ））。
この後エピタキシャル成長法により基板１０上に不純物
としてＰ（リン）をｌＸ１６／ｃｕｔ程度含むＮ型エピ
タキシャル層１４を形成する。このときの成長温度は例
えば１１３０℃であり、層１４の厚みは１．２μｍであ
る（第３図（Ｃ））。
次に、写真蝕刻法を用いてイオン注入用のマスク（図示
せず）を形成し、このマスクを用いて上記Ｎ型エピタキ
シャル層１４のＰＭＯ８形成領域或いはＰＭＯ３，ＮＰ
Ｎバイポーラ素子領域両者にＰイオンを１６０ＫｅＶの
加速エネルギー　５Ｘ　１０１２／　ｃｄのドーズ量で
イオン注入することによりＮウェル領域１５を選択的に
形成し、続いて別なイオン注入用のマスクを用いてＢイ
オンを１００ＫｅＶの加速エネルギー　６　Ｘ　１０１
２／　ｃｌのドーズ量でイオン注入することによりＰウ
ェル領域１６を選択的に形成する（第３図（ｄ））。な
お、この工程では始めにＰウェル領域１６を、次にＮウ
ェル領域１５を形成するようにしてもよい。
続いて、ＭＯＳトランジスタどうし及びＭＯＳトランジ
スタとバイポーラトランジスタとを分離するためのフィ
ールド酸化膜１７を選択酸化法により形成する。このフ
ィールド酸化膜１７の膜厚は６０００人程度鹿島る。な
お、このフィールド酸化膜１７の形成に先立ち、フィー
ルド反転防止用のイオン注入領域１８を自己整合的に形
成する。
さらに、上記Ｎ型エピタキシャル層１４にＰイオンを３
２０ＫｅＶの加速エネルギー　１×１０１５／　ｃｄの
ドーズ量でイオン注入することにより、上記埋め込みコ
レクタ層１３に接続されたデイプ（Ｄｅｅｐ）　Ｎ十型
イオン注入領域２２を形成する（第３図（ｅ））。
同じ手法でＰＮＰ　トランジスタのコレクタ取り出し電
極５を１６０ＫｅＶの加速エネルギー１×１０１５／ｃ
ｒＩのドーズ量でイオン注入する事により形成する。
このディープＰ＋領域は形成しなくとも良い。
さらに高性能なＰＮＰバイポーラ素子を形成するために
、この時Ｉ　Ｍ　ｅ　Ｖの加速エネルギ５×１４／ｃｌ
ｌＩのドーズ量でイオン注入する事により埋込みコレク
タ領域の濃度を上げても良い。
続いて全面に膜厚が１５０人程鹿のダミーゲート酸化膜
１９を熱酸化法により形成する。この後、上記ダミーゲ
ート酸化膜１９を通して上記Ｎウェル領域１５、Ｐウェ
ル領域１６それぞれの表面にＰチャネルＭＯＳトランジ
スタ、ＮチャネルＭＯＳトランジスタの閾値合わせ込み
用及びパンチスル防止用のチャネルイオン注入領域２０
．２１を形成する。上記Ｎウェル領域１５側のチャネル
イオン注入領域２０は、Ｂイオンを２０ＫｅＶの加速エ
ネルギー　３　Ｘ　１０１２／　ｃｄのドーズ量のイオ
ン注入、Ｐイオンを２４０ＫｅＶの加速エネルギ２Ｘ１
０１２／ｃ−のドーズ量のイオン注入からなる２回のイ
オン注入により形成する。Ｐウェル領域１６側のチャネ
ルイオン注入領域２１は、Ｂイオンを２０ＫｅＶの加速
エネルギー　４×１０１２／ｃ−のドーズ量のイオン注
入することにより形成する。
次に、上記ダミーゲート酸化膜１９を全面剥離した後、
酸化法により表面に１５０人程鹿の厚みのゲート酸化膜
２３を形成する。さらにその上にＣＶＤ法（化学的気相
成長法）により多結晶シリコン層２４を所定の厚みに堆
積する。続いて、Ｐ拡散によりこの多結晶シリコン層２
４に不純物を導入して低抵抗化する（第３図（ｆ））。
次に、写真蝕刻法を用いて上記多結晶シリコン層２４及
びゲート酸化膜２３をパターニングし、ＭＯＳトランジ
スタのゲート電極をＮウェル領域１５上及びＰウェル領
域１６上にそれぞれ残す。
続いて９００°Ｃ５０□雰囲気中で３０分酸化を行ない
、後酸化膜５０を形成する。続いて写真蝕刻法によるマ
スクと前記フィールド酸化膜１７と上記ゲート電極をマ
スクにしてＢＦ２＋イオンを５０ＫｅＶの加速エネルギ
ー　５Ｘ１０１５／ｃ−のドーズ量でイオン注入を行な
い、Ｎウェル領域１５の表面にＰ生型のソース領域２５
及びドレイン領域２６を形成する。このとき、同時に前
記埋め込みコレクタ層１３」二のＮ型エピタキシャル層
１４にもイオン注入を行なって、バイポーラトランジス
タの外部ベース領域２７を形成する。次に、写真蝕刻法
によるマスクと前記フィールド酸化膜１７と上記ゲート
電極をマスクにＰ＋イオンを６０ＫｅＶの加速エネルギ
ー、４　Ｘ　１０１３／ｄ（Ｄドズ量でイオン注入を行
ない、Ｐウェル領域１６の表面にＰ−型のソース領域２
８及びドレイン領域２９を形成する（第３図（ｇ））。
このＬＤＤＮ　　イオン注入によりＰＮＰトランジスタ
の内部ベース領域６も同時に形成する。又、このベース
領域６は別のイオン注入により形成しても良い。
次に、全面１：ｃＶＤ−Ｓｉ０２膜３ｏを２０００人の
厚みに堆積し、続いてＲＩＥ　（反応性イオンエツチン
グ法）等の異方性エツチング技術によりこ（７）ＣＶＤ
−３ｉ　０２膜３ｏをエツチングして、ＣＶＤ−８ｉ０
２膜３０を前記ゲート電極の側面にのみ残す。そして、
上記Ｐウェル領域１６のみが露出するような図示しない
マスクを形成した後、Ａｓイオンを５０ＫｅＶの加速エ
ネルギー　５×１０１５／　ｃｄのドーズ量でイオン注
入を行なって、Ｐウェル領域１６の表面にＮ＋型のソー
ス領域３１及びドレイン領域３２を形成する。すなわち
、このＰウェル領域１６にはいわゆるＬＤＤ構造のＮチ
ャネルＭＯＳトランジスタが形成されることになる。
このＮ＋のイオン注入によりＰＮＰトランジスタの外部
ベース領域７も同時に形成する。
続いて９００℃、０□雰囲気中で３０分間の酸化を行な
うことにより後酸化膜３３を形成する。
さらに続いてフォトレジスト等によりＰウェル領域１６
及びＮウェル領域１５の表面を覆った後、ＢＦ２＋イオ
ンを３０ＫｅＶの加速エネルギー５　Ｘ　１０１３／　
ｃｄのドーズ量でイオン注入を行ない、前記埋め込みコ
レクタ層１３上のＮ型エピタキシャル層１４にＰ型の内
部ベース領域３４を形成する（第３図（ｈ））。
次に、全面に層間絶縁膜としてのＣＶＤ−３ｉ０２膜３
５を２０００人の厚みに堆積し、続いてこのＣＶＤ−８
ｉ０２膜３５に対し、前記内部ベース領域３４の表面に
通じるコンタクトホール３６及び前記ＮチャネルＭＯ８
トランジスタ側のＮ＋型トドレイン領域３２表面に通じ
るコンタクトホール３７をそれぞれ開口する。この後、
多結晶シリコン層を２０００人の厚さに堆積し、さらに
パターニングを行なってＮＰＮ　トランジスタをＰＮＰ
トランジスタのエミッタ電極と高抵抗素子とすべき位置
にのみ多結晶シリコン層３８および８として残す。この
時多結晶シリコンの堆積温度は６００°Ｃ以下にすると
良い。次に上記多結晶シリコン層８の一部分をフォトレ
ジスト等のマスクで覆った後、上記多結晶シリコン層３
８および８に対してＡｓイオンを５０　Ｋ　ｅ　Ｖの加
速エネルギー　５×１０１５／　ｃｒｌのドーズ量でイ
オン注入を行ない、前記内部ベース領域３３内にＮ型の
エミッタ領域４１を形成すると同時に多結晶シリコン層
３８を低抵抗化してＮＰＮバイポーラトランジスタのエ
ミッタ電極を形成する。又、同様にしてＢＦ２イオンを
選択的に５　Ｘ　１０１５／　ｃｄのドーズ量でＰＮＰ
トランジスタのエミッタ領域上の多結晶シリコンに注入
する事により、前記内部ベース６内にＰ型エミッタ領域
６０を形成する。
また同時に、多結晶シリコン層８を一部除いて低抵抗化
してＮチャネルＭＯ８トランジスタのドレイン配線を形
成する（第３図（ｉ）、また、このイオン注入工程の後
に、あるいは続く平坦化工程の後に９５０℃ないし１１
００℃の温度で５秒間ないし１分間熱処理を行なういわ
ゆるラピッドアニルを行なうことにより、さらに良好な
コンタクト特性を得ることができる。
続イテ、全面１：ｃＶＤ−３ｉ０２膜とＢＰＳＧ膜とか
らなる層間絶縁膜４３を堆積して表面の平担化を行なっ
た後、この層間絶縁膜４３に対して前記エミッタ電極と
しての多結晶シリコン層３８の表面に通じるコンタクト
ホール４４及びコンタクトホール４５をそれぞれ開口す
ると共に、層間絶縁膜４３及びソノ下部（７）ＣＶＤ−
８ｉ０２膜３５に対してＰチャネルＭＯ３トランジスタ
のソース領域２５の表面に通じるコンタクトホール４６
を開口する。次に全面に配線用のアルミニウムを真空蒸
着法等により堆積し、さらにこれをパターニングしてア
ルミニウム配線４７，４８．４９を形成することにより
完成する（第３図（ｊ））。
この方法によりＮチャネルＭＯＳＦＥＴのＰウェルは自
動的にＮ型基板とＮウェルにより囲まれる事になりメモ
リーセルのソフトエラー耐性が向上すると同時に他のＮ
ＭＯＳＦＥＴとは異なる基板バイアスを印加する事がで
きる。
本実施例ではＰＮＰ　トランジスタのエミッタ電極をＰ
型多結晶シリコンからの拡散により形成したが、Ｐチャ
ネルＭＯＳＦＥＴのソースドレインのＰ＋イオン注入に
より形成しても良い。
［発明の効果コ 以上述べたように本発明により、従来のＢｉＣＭＯ８混
成メモリーＬＳＩのソフトエラーレートが１００ＯＯＦ
　Ｉ　Ｔ以上であったのに対して、１０ＦＩＴ以下に低
減する事が出来た。
又、メモリーセル部と周辺回路部のＮＭＯＳＦＥＴに異
なる基板バイアスを印加する事により、２ｎｓｅｃのア
クセスタイ、ムの高速化をはかる事ができた。
即ち、高速化を図かるためには、■ＮＭＯＳ　Ｆ　ＥＴ
のスレッショルド電圧ｖｔｈを下げること、０８ＭＯＳ
ＦＥＴのキャパシタンスを下げること、の２つの条件が
必要である。一方、ＳＲＡＭのメモリーセルではデータ
を保持するためにはスレッショルド電圧ｖｔｈを上げて
やる必要がある。そこで、メモリーセルを他のウェル領
域でくるむことにより、メモリーセル以外のＭＯＳＦＥ
Ｔとは異なるバックゲートバイアスを印加することによ
り、メモリーセルのスレッショルド特性を上げてデータ
の保持をすると共に、メモリーセル以外の基板バイアス
を低くして、上記■、■の条件を満たすようにして高速
化を図ったものである。
【図面の簡単な説明】
第１図は本発明の一実施例を示す各製造工程の断面図、
第２図及び第３図はそれぞれ本発明の他の実施例を示す
各製造工程の断面図である。 １・・・埋め込みＮウェル、２・・・Ｎウェル、３・・
・埋め込みＰウェル、４・・・埋め込みコレクタ領域、
５・・・コレクタ取り出し電極、６・・・ＰＮＰ内部ベ
ース領域、７・・・ＰＮＰ外部ベース領域、８・・・Ｐ
ＮＰエミッタ電極、９・・・埋め込みＰ領域、１０・・
・シリコン半導体基板、１１・・・絶縁膜、１２・・・
開口部、１３・・・埋め込みコレクタ層、１４・・・Ｎ
型エピタキシャル層、１５・・・Ｎウェル領域、１６・
・・Ｐウェル領域、１７・・・フィールド酸化膜、１８
・・・イオン注入領域、１９・・・ダミーゲート酸化膜
、２０．２１・・・チャネルイオン注入領域、２２・・
・Ｎ÷型イオン注入領域、２３・・・ゲート酸化膜、２
４・・・多結晶シリコン層、２５・・・Ｐ中型のソース
領域、２６・・・Ｐ中型のドレイン領域、２７・・・外
部ベース領域、２８・・・Ｎ−型のソース領域、２９・
・・Ｎ−型のドレイン領域、３０−　ＣＶ　Ｄ　−Ｓ　
ｉ　Ｏ２膜、３１−・・Ｎ÷型のソース領域、３２・・
・Ｎ十型ドレイン領域、３３・・・後酸化膜、３４・・
・内部ベース領域、３５・・・ＣＶＤ−８ｉ０２膜、３
６．３７，４４，４５゜４６・・・コンタクトホール、
３８．３９・・・多結晶シリコン層、４０・・・マスク
、４１・・・エミッタ領域、４２・・・高抵抗素子、４
３・・・層間絶縁膜、４７゜４８．４９・・・アルミニ
ウム配線、５０・・・後酸化膜、６０・・・ＰＮＰエミ
ッタ領域。

Claims (14)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板上に形成された第２導電
    型の深い埋込み層領域と、この第２導電型の深い埋込み
    層領域の内側に形成された第１導電型の浅い埋込み層と
    、この第１導電型の浅い埋込み層の上に堆積されたエピ
    タキシャル成長層と、前記第２導電型の領域で第１導電
    型の領域をくるむように形成されたウェルもしくは深い
    拡散層とを具備することを特徴とする半導体装置。
  2. （２）第２導電型でくるまれた第１導電型領域を複数個
    形成し、各々の第１導電型領域に２種類以上の電圧を印
    加することを特徴とする請求項１記載の半導体装置。
  3. （３）第２導電型でくるまれた第１導電型領域内に少な
    くともＭＯＳあるいはバイポーラトランジスタの能動素
    子を１つ以上形成することを特徴とする請求項１記載の
    半導体装置。
  4. （４）第１導電型の半導体基板上に、第２導電型でくる
    まれた第１導電型のウェルと、第２導電型でくるまれな
    いウェルを形成して各々で異なる電位を与えることを特
    徴とする請求項１記載の半導体装置。
  5. （５）メモリーＩＣに於いて、メモリー部のみ第２導電
    型でくるむことを特徴とする請求項４記載の半導体装置
    。
  6. （６）Ｎ型基板上に形成された深いウェルの埋込みウェ
    ルと、この埋込みウェルの内部に形成された通常のバイ
    ポーラトランジスタの埋込みＮ＋層と、この埋込みＮ＾
    ＋層の上に堆積されたエピタキシャル成長層と、埋込み
    Ｎ＾＋層上にＮウェル、周囲の埋込みＰウェルの露出し
    た部分にＰウェルが形成されてＮウェル中に形成された
    ＮＰＮバイポーラトランジスタあるいはＰチャネルＭＯ
    ＳＦＥＴ、およびＰウェル中に形成されたＮチャネルＭ
    ＯＳＦＥＴ並びにＰＮＰバイポーラトランジスタとを具
    備することを特徴とする半導体装置。
  7. （７）Ｎ型基板上に形成したＰウェル中にメモリーセル
    を形成することを特徴とする請求項６記載の半導体装置
    。
  8. （８）埋込みＮ＾＋層のほかに、埋込みＰ＾＋層を形成
    して、この埋込みＰ＾＋層上にもＰウェルを形成してＰ
    ＮＰトランジスタを形成することを特徴とする請求項６
    記載の半導体装置。
  9. （９）ＰＮＰトランジスタのエミッタ部を多結晶シリコ
    ン中にＢを注入することによって形成することを特徴と
    する請求項８記載の半導体装置。
  10. （１０）Ｐ型基板上に形成された深いＮウェルと、この
    Ｎウェルの内部に形成された埋込みＰ＾＋領域と、この
    埋込みＰ＾＋領域の上に堆積されたエピタキシャル成長
    層と、前記埋込みＰ＾＋領域上にＰウェル、周囲のＮウ
    ェルの露出した部分にＮウェルを形成して、Ｐウェル中
    に形成されたＮチャネルＭＯＳＦＥＴあるいはＰＮＰバ
    イポーラトランジスタとを具備することを特徴とする半
    導体装置。
  11. （１１）Ｎウェルで囲まれたＰウェル中にメモリーセル
    を形成することを特徴とする請求項１０記載の半導体装
    置。
  12. （１２）Ｐ型基板上に形成された通常のバイポーラトラ
    ンジスタに用いる埋込みＮ＾＋層と、この埋込みＮ＾＋
    層の内部に形成された埋込みＰ＾＋領域と、この埋込み
    Ｐ＾＋領域の上に堆積されたエピタキシャル成長層と、
    前記埋込みＰ＾＋領域上にＰウェル、周囲の埋込みＮ＾
    ＋領域上に通常のバイポーラトランジスタに用いるコレ
    クタ取出し電極用の深いＮ＾＋拡散層を形成して、前記
    Ｐウェル中に形成されたＮチャネルＭＯＳＦＥＴあるい
    はＰＮＰバイポーラトランジスタとを具備することを特
    徴とする半導体装置。
  13. （１３）深いＮ＾＋拡散層の代わりにＮウェルを形成す
    ることを特徴とする請求項１２記載の半導体装置。
  14. （１４）埋込みＮ＾＋領域とＮ＾＋拡散層とで囲まれた
    Ｐウェル領域中にメモリーセルを形成することを特徴と
    する請求項１２記載の半導体装置。
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