JPH0330366A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタと絶縁ゲート電界効
果型トランジスタ（ＭＯＳＦＥＴ）とを１素子として共
存する半導体装置に関する。

（従来の技術〕 従来、縦形構造のｎｐｎバイポーラトランジスタは、第
４図に示すように、コレクタ領域としての低濃度ｎ型半
導体層１上に拡散形成されたＰ型ベース、領域２と、こ
のＰ型ベース領域２内に島状に拡散形成された高濃度の
ｎ型エミッタ領域３と、Ｐ型ベース領域２に対し離間し
た部位に拡散形成されたｎ型領域のコレクタ・コンタク
ト部４とを備えている。

一方、２重拡散形ｎチャネルＭＯ３ＦＥＴ　（ＤＭＯ３
ＦＥＴ）の構造は、第５図に示すように、ドレイン領域
としての低濃度ｎ型半導体層１上に絶縁膜５を介して形
成されたポリシリコンゲート６と、このポリシリコンゲ
ート６をマスクとして不純物注入による２重拡散で形成
されたＰ型チャネル拡散領域７及び高濃度ｎ型のソース
領域８と、Ｐ型チャネル拡散Ｎ７に対し離間した部位に
拡散形成されたｎ型領域のドレイン・コンタクト部９と
を備えている。

（発明が解決しようとする課題） しかしながら、上記の構造に係るバイポーラトランジス
タ及びＭＯＳＦＥＴにあっては次の問題点がある。

■　前者のバイポーラトランジスタにおいては、第４図
の矢印で示すように、電流は主にｎ型エミッタ領域３の
底面角部の周辺を介して流れるが、表面近傍では電流が
殆ど流れない。コレクタ直列抵抗を低減するために、Ｐ
型ベース層領域２の直下には図示しない高濃度ｎ型埋込
層が形成されているので、抵抗値のより低い経路に沿っ
て電流路が形成されるためである。したがって、ｎ型エ
ミッタ領域３の横拡がり部分は実質的に電流路として寄
与せず、無駄な素子面積を占めている。換言すれば、大
電流容量化を図るためにはエミッタ領域３の占有面積（
規模）を拡大することが必須であることから、ひいては
素子面積の拡大及び製造コスト高を招く。また、表面近
傍では有効な電流が流れないが、逆に表面再結合電流と
言われる無効電流が流れ易く、この無効電流が電流増幅
率（ｈ、や）を低下させる原因となっていた。

■　後者のＤＭＯＳＦＥＴにおいては、第５図の矢印で
示すように、ゲート電圧の印加によりポリシリコンゲー
ト６直下即ちＰ型チャネル拡ｈ　ｉＩ域７の表面に形成
されるチャネル反転層１０を介して、電流がソース領域
８とドレイン・コンタクト部９との間を流れるが、Ｐ型
チャネル拡散領域７の下面では電流が全く流れない。電
流容量を増加させるためには、実効チャネル幅を長くと
ることが必要であるが、この実効チャネル幅の長大化に
伴い、必然的に電流路として寄与しないソース領域８の
底面積もやはり拡大され、無駄な素子面積の拡大及び製
造コスト高を招く。

そこで、本発明の課題は上記問題点を解決するものであ
り、縦形バイポーラトランジスタにおけるエミッタ領域
とＤＭＯ３ＦＥＴ’のソース領域とを兼用し、その領域
の底面側にはバイポーラトランジスタ動作による電流路
を形成させると共に、表面側にはＤ　Ｍ　ＯＳ　Ｆ’巳
Ｔ動作による電流路を形成させることにより、無駄な素
子面積の拡大を図らず、作り込み領域のすべてを有効活
用し、大電流容量化を実現する半導体装置を提供するこ
とにある。

〔課題を解決するための手段〕

上記課題を解決するために、本発明の講じた手段は、第
１導電型半導体層（例えばコレクタ領域又はドレイン領
域）上に絶縁膜を介して形成されたゲート電極と、その
ゲート電極をマスクとして２重拡散により第１導電型半
導体層内に形成された第２導電型領域（例えばベース領
域又はチャネル拡散領域）及びこの第２導電型層内に形
成された第１導電型領域（例えばエミッタ領域又は”ソ
ース領域）とを有する構造において、上記ゲート電極と
第２導電型領域とを動作バイアス用としての固定又は可
変の抵抗を介して接続したものである。

この抵抗は第１導電型半導体層上に形成されたフィール
ドプレートとしての多結晶シリコン膜を利用しても良い
。

〔作用〕

かかる手段によれば、例えば第１導電型半導体層がｎ型
層の場合においては、まずゲート電極に電圧を印加し、
その印加電圧が第１導電型碩域−第２導電型領域（ｐｎ
接合）間の順方向動作電圧（約０１６ｖ程度）に達する
と、ゲート電極−第２導電型領域間の抵抗を介して第２
導電型領域に電流が流れ、その際第１導電型半導体眉−
第２導電型領域（ｐｎ接合）間が逆バイアス状態にあれ
ば、バイポーラトランジスタとしての動作が行なわれ、
主に第１導電型領域の底面を介して電流が流れる。ここ
でゲート電圧を上げても、第２導電型領域の電位は第１
導電型領域のそれより高々順方向動作電圧程度であるか
ら、ゲート電位と第２導電型領域の電位の差がＭＯＳ効
果のしきい値電圧（■い）を越える。これによりゲート
電極直下の第２導電型領域の表面部分にチャネル反転層
が形成され、第１導電型領域の表面近傍を介して第１導
電型半導体層へ電流が流れ始め、ＤＭＯＳＦＥＴとして
の動作が上記バイポーラトランジスタの動作に重畳され
る。このように、バイポーラトランジスタの動作とＤＭ
ＯＳＦＥＴの動作が併存することになるので、第１導電
型領域の全域を介して電流が流れ、それ故、無駄な素子
面積を拡大せずに、従来規模の素子面積であっても大電
流容量化が実現される。勿論、第１導電型Ｎ域−第２導
電型領域間の順方向動作電圧よりＭＯＳ効果のしきい値
電圧（■い）が低ければ、先にチャネル反転層が形成さ
れ、ＤＭＯ３ＦＥＴとして動作し。

始める。

〔実施例〕

次に本発明の実施例を添付図面に基づいて説明する。

第１図（Ａ）は本発明を半導体集積回路に適用した実施
例の構造を示す斜視図である。

図中、２１はＰ型半導体基板′で、この上には高濃度ｎ
型の埋込層２２が埋め込み形成されている。

Ｐ型半導体基板２１上にエピタキシャル成長された低濃
度ｎ型の分離島２３（８Ω・ｃｍ程度）はＰ型半導体基
板２１に達するＰ型アイソレインヨン領域２４によって
画成されている。２５は埋込層２４に達する高濃度ｎ型
のウオール層で、これにはコレクタ端子Ｃが接続されて
いる。分離島２３上には厚さ０゜１μｍ程度のシリコン
酸化膜２６を介してストライブ状のゲート電極としての
ポリシリコンゲート２７が形成され、これにはゲート端
子Ｇが接続されている。このポリシリコンゲート２７は
イオン注入用マスクとして機能し、２′ｍ拡散により分
離島２３の表面側にはボロン（Ｂ）１０　”　ａｔｍ／
　ｃｆｆｌ程度のＰ型ベース領域２８が形成され、また
このＰ型ベース領域２８内にはリン（Ｐ　）　１０　”
　ａｔｍ／ｃ＋ｄ程度の高濃度ｎ型のエミッタ領域２９
が形成されている。Ｐ型アイソレイション領域２４近傍
のシリコン酸化膜２６上にはポリシリコンゲート２７の
形成と同時に形成されたポリシリコン抵抗１１５！３０
が存在する。このポリシリコン抵抗［１３０の一端はポ
リシリコンゲート２７に接続するゲート端子Ｇに接続さ
れていると共に、その他端はＰ型ベース領域２８に接続
するベース端子Ｂに接続されている。また、エミッタ領
域２９はエミッタ端子上に接続されている。なお、第１
図では簡単のため、エミッタ及びコレクタの電極は割愛
しである。

第１図（Ｂ）は上記実施例の等価回路を示す。

分離島２３はｎ型コレクタ領域として機能し、これとＰ
型ベース領域２８及びｎ型エミッタ領域２９はｎｐｎバ
イポーラトランジスタＴｒを構成している。また一方、
分離島２３はドレイン領域として機能すると共に、ｎ型
エミッタ領域２９はソース領域として機能しており（Ｐ
型ベース領域２８はＰ型チャネル拡散領域として機能す
る）、ポリシリコンゲート２７、ｎ型エミ・ンタ領域２
９及び分離島２３は、２重拡散形絶縁ゲート電界効果型
トランジスタＭＯ３ＦＥＴを構成している。そして、バ
イポーラトランジスタＴ　ｒとｍＬ＋ゲート電界効果型
トランジスタＭＯ３ＦＥ’Ｉ’とは並列接続されている
。

次に、上記実施例の作用効果につき第２図（Ａ）、（Ｂ
）を参照しつつ説明する。まずゲート端子Ｃにエミッタ
端子上よりも高い電圧を掛け、それがエミッタ・−べ・
−ス間順方向動作電圧である約０．６Ｖ程度に達すると
１．ポリシリコン抵抗膜３０を介してＰ型ベース領域２
８に電流が流れる。

この際、ベース−コレクタ間が逆バイアス状態にあれば
、第２図（Ａ）に示すように、エミツタ層２９の底面を
介して電流が流れ始め、バイポーラトランジスタとして
の動作が行なわれる。

更に、ゲート電圧を上げると、ゲート電位とベース電位
の差がＭＯ３効果のしきい値電圧（■い）を越えるので
、第２図（Ｂ）に示すように、ポリシリコンゲート２７
直下のＰ型ベース領域２８の表面部分にチャネル反転層
３１が形成され、エミツタ層２９の表面近傍からこのチ
ャネル反転層３１を介して電流が流れ始め、これにより
ＤＭＯ３ＦＥＴとしての動作が上記バイポーラトランジ
スタの動作に重畳される。したがって、エミッタ領域２
９の底面側のみならず表面近傍からも電流が流れるので
、エミ・シタ領域２９自体の占有面積を拡大せずに１．
その全域から電流が流出する結果、電流容量が増大する
ことになる。ちなみに、この実施例においては、従来の
バイポーラトランジスタと同じ規模でありながら、電流
容量が１゜５倍程度増大した。また耐圧ら高いことが確
認された。

また従来のＤＭＯ３ＦＥＴと比較すると、耐圧は同程度
であったが、電流容量は３倍以上であった。

なお、上記しきい値電圧（■い）がエミッタベース間の
順方向動作電圧より低いときには、チャネル反転層３０
が先に形成されＤＭＯ５ＦＥＴの動作開始後バイポーラ
トランジスタ動作が開始される。

第３図（Ａ）は本発明をディスクリート素子に適用した
実施例の構造を示す縦断面図である。なお第３図におい
て第１図に示す部分と同一部分には同一参照符号を付し
、その説明は省略す゛る。

低濃度ｎ型の半導体基板４０の表面側には第１実施例と
同様のＰ型ベース領域２８及び０型工ミツタ２Ｍ域２９
がポリシリコンゲート２７をマスクとしてイオン注入に
よる２重拡散で形成されている。Ｐ型ベース領域２８の
外周には高耐圧化のためのグラフトベース４１が形成さ
れている。この半導体基板４０の裏面側にはｎ型層４２
が形成されており、コレクタ端子Ｃは裏面側より取り出
される。この実施例では、ポリシリコンゲート２７とＰ
型ベース領域２８とからリード線を引き出し、外付けの
可変抵抗４３が接続されている。そのため、可変抵抗４
３の最適抵抗値を選定することにより、バイポーラトラ
ンジスタ及びＭＯＳＦＥＴの並行動作を確実に実現でき
る。またバイポーラトランジスタ動作又はＭＯ３ＦＥＴ
動作の一方を適宜選択することが可能である。なお第３
図ではエミッタ電橿を割愛しである。

〔発明の効果〕

以上説明したように、本発明に係る半導体装置は、ゲー
ト電極とこれをマスクとして２重拡散により第１導電型
半導体層内に形成された第２導電型領域とを抵抗を介し
て接続し、０ＭＯ３ＦＥＴ構造とバイポーラトランジス
タ構造と共存させたものであるから、ＭＯ３効果による
第２導電型領域の表面に形成されるチャネル反転層とバ
イポーラトランジスタ動作による第２導電型領域内の第
１導電型領域底部とを介して電流が全域的に流れるので
、従来と素子面積が同等でありながら、大電流容量化が
実現される。

【図面の簡単な説明】

第１図（Ａ）は本発明を半導体集積回路に適用した第１
実施例の半導体構造を示す斜視図で、第１図（Ｂ）は同
実施例の等価回路図である。 第２図（Ａ）、（Ｂ）は夫々同実施例の動作態様を示す
模式図である。 第３図（Ａ）は本発明をディスクリート素子に適用した
第２実施例の半導体構造を示す斜視図で、第３図（Ｂ）
は同実施例の等価回路図である。 第４図は従来の縦形ｎｐｎバイポーラトランジスタの構
造を示す断面図である。 第５図は従来のｎチャネルＤＭＯ３ＦＥＴの構造を示す
断面図である。 ９・・・ｎ型エミッタ領域（ソース領域）０・・・ポリ
シリコン抵抗膜 ｌ・・・チャネル反転層 ０・・・低濃度ｎ型の半導体基板 １・・・グラフトベース ２・・・ｎ型層 ３・・・可変抵抗。 ［符号の説明］ ２１・・・Ｐ型半導体層 （コレクタ領域、ドレイン領域） ２２・・・埋込層 ２３・・・分離島 ２４・・・Ｐ型アイソレイション領域 ２５・・・ウオール層 ２６・・・シリコン酸化膜 ２７・・・ポリシリコンゲート

Claims (1)

【特許請求の範囲】
1. 第１導電型半導体層上に絶縁膜を介して形成されたゲー
   ト電極と、該ゲート電極をマスクとして２重拡散により
   第１導電型半導体層内に形成された第２導電型領域及び
   この第２導電型領域内に形成された第１導電型領域とを
   有しており、該ゲート電極と第２導電型領域とが抵抗を
   介して接続されていることを特徴とする半導体装置。