JPH0330372A - 自己消弧型パワースイッチングデバイス - Google Patents
自己消弧型パワースイッチングデバイスInfo
- Publication number
- JPH0330372A JPH0330372A JP16499689A JP16499689A JPH0330372A JP H0330372 A JPH0330372 A JP H0330372A JP 16499689 A JP16499689 A JP 16499689A JP 16499689 A JP16499689 A JP 16499689A JP H0330372 A JPH0330372 A JP H0330372A
- Authority
- JP
- Japan
- Prior art keywords
- base
- mosfet
- transistor
- switching device
- power switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は自己消弧型パワースイッチングデバ・イスに
かかり、特に安価で浮遊−インダクタンスの影響を受け
ない３端子の自己消弧型パワースイッチングデバイスに
関する。。
かかり、特に安価で浮遊−インダクタンスの影響を受け
ない３端子の自己消弧型パワースイッチングデバイスに
関する。。
［従来の技術］
従来、中小容量の自己消弧型パワースイッチングデバイ
スとして、バイポーラジャンクショントランジスタ（以
下ＢＪＴと称する）やＭＯＳＦＥＴが使用されできた。
スとして、バイポーラジャンクショントランジスタ（以
下ＢＪＴと称する）やＭＯＳＦＥＴが使用されできた。
しかし、ＢＪＴは大電流密度が得られるものの、スイッ
チング速度が遅いためスイッングロスが大きい。ＭＯＳ
ＦＥＴは、スイッチング速度は速いものの、特に高耐圧
の素子において高電流密度が得られないなどの問題点が
あった。
チング速度が遅いためスイッングロスが大きい。ＭＯＳ
ＦＥＴは、スイッチング速度は速いものの、特に高耐圧
の素子において高電流密度が得られないなどの問題点が
あった。
近年、これらの問題点を補うために、Ｂ Ｊ ＴとＭＯ
ＳＦＥＴ等を複合化し、高速で大電流密度のスイッチン
グを可能とする新しい素子が数多く提案され、その一部
が実用化され始めている。
ＳＦＥＴ等を複合化し、高速で大電流密度のスイッチン
グを可能とする新しい素子が数多く提案され、その一部
が実用化され始めている。
第３図は上記した複合型スイッチング素子の一例を示す
図であり、カスコードＢｉＭＯ８と呼ばれる素子を示し
ている。この素子の動作について、以下に簡単に述べる
。
図であり、カスコードＢｉＭＯ８と呼ばれる素子を示し
ている。この素子の動作について、以下に簡単に述べる
。
第３図において、コレクタ端子３３．ソース端子３６間
に外部負荷を接続して電圧を印加し、ベース端子３４．
ソース端子３６間にベース電源を接続し、ゲート端子３
５にゲート電圧を印加して、ＭＯＳ ＦＥＴ３１をオン
状態にすると、ＢＪＴ３０にベース電流が供給される。
に外部負荷を接続して電圧を印加し、ベース端子３４．
ソース端子３６間にベース電源を接続し、ゲート端子３
５にゲート電圧を印加して、ＭＯＳ ＦＥＴ３１をオン
状態にすると、ＢＪＴ３０にベース電流が供給される。
従って、Ｂ Ｊ Ｔはオン状態となり、エミッタ電流は
ＭＯ３ＦＥＴ３１を通じてソース端子３６へ流れる。一
方、この状態からＭＯ８ＦＥ−ｒ３１をオフするように
ゲート端子３５にゲート電圧を印加すると、ＢＪＴ３０
のベース電流の供給が停止するとともにエミッタがオー
プン状態となるため、ＢＪＴ３０はオフ状態へと移行す
る。一般に、ＢＪＴはオン状態では伝導度変調により過
剰キャリアがベース領域とコネクタ領域に充満している
ため、この過剰キャリアが消滅するまで完全にオフする
ことはない。しかし、第３図に示すカスコードｓｒＭｏ
ｓでは、キャリアは低電圧ダイオード３２を通じてベー
スから引き失くことが可能なため、高速でオフすること
ができる。また、オフ状態ではエミッタがオープン状態
であるためＢＪＴ３０の耐圧は、コレクタ・エミッタ電
圧Ｖ （べＥＯ −ス開敢）ではなくコレクタ・ベース電圧Ｖ ＣＢＯ〈
エミッタ開放）となり、コレクタ層の厚さを薄くするこ
とが可能であるため、高いエミッタ接地小化０短絡順方
向電流増幅率ｈｆｅを実現することができ、オン電圧の
低い素子とすることができる。
ＭＯ３ＦＥＴ３１を通じてソース端子３６へ流れる。一
方、この状態からＭＯ８ＦＥ−ｒ３１をオフするように
ゲート端子３５にゲート電圧を印加すると、ＢＪＴ３０
のベース電流の供給が停止するとともにエミッタがオー
プン状態となるため、ＢＪＴ３０はオフ状態へと移行す
る。一般に、ＢＪＴはオン状態では伝導度変調により過
剰キャリアがベース領域とコネクタ領域に充満している
ため、この過剰キャリアが消滅するまで完全にオフする
ことはない。しかし、第３図に示すカスコードｓｒＭｏ
ｓでは、キャリアは低電圧ダイオード３２を通じてベー
スから引き失くことが可能なため、高速でオフすること
ができる。また、オフ状態ではエミッタがオープン状態
であるためＢＪＴ３０の耐圧は、コレクタ・エミッタ電
圧Ｖ （べＥＯ −ス開敢）ではなくコレクタ・ベース電圧Ｖ ＣＢＯ〈
エミッタ開放）となり、コレクタ層の厚さを薄くするこ
とが可能であるため、高いエミッタ接地小化０短絡順方
向電流増幅率ｈｆｅを実現することができ、オン電圧の
低い素子とすることができる。
［発明が解決しようとする課題］
上記した従来の楼台型スイッチング素子は、ＢＪＴ、Ｍ
ＯＳＦＥＴ、ダイオード等の個別素子を組み合わせてい
たため、コストが高い、高速でターンオフするため浮遊
インダクタンスにより発振や誤点弧等の現象が発生して
使用しにくい、４端子素子でおるため使いにくい等の問
題点があった。
ＯＳＦＥＴ、ダイオード等の個別素子を組み合わせてい
たため、コストが高い、高速でターンオフするため浮遊
インダクタンスにより発振や誤点弧等の現象が発生して
使用しにくい、４端子素子でおるため使いにくい等の問
題点があった。
この発明は上記した従来技術の問題点に鑑みなされたも
ので、その目的は安価で浮遊インダクタンスの影響を受
けない３端子素子の自己消弧型パワースイッチングデバ
イスを提供することにある。
ので、その目的は安価で浮遊インダクタンスの影響を受
けない３端子素子の自己消弧型パワースイッチングデバ
イスを提供することにある。
［課題を解決するための手段］
この発明の自己消弧型パワースイッチングデバイスは、
同一チップ上に、バイポーラ１−ランジスタと、該トラ
ンジスタのベース電流を流すために該トランジスタのコ
レクタ・ベース間に並列接続された第１のＭＯＳＦＥＴ
と、該トランジスタのエミッタに直列接続された第２の
ＭＯＳＦＥＴと、該トランジスタのベース電流を引き抜
くために該トランジスタのベースと第２のＭＯＳ Ｆ
Ｅ Ｔのソース間に並列接続された第３のＭＯＳ Ｆ
Ｅ Ｔとを設けたことを特徴としている。
同一チップ上に、バイポーラ１−ランジスタと、該トラ
ンジスタのベース電流を流すために該トランジスタのコ
レクタ・ベース間に並列接続された第１のＭＯＳＦＥＴ
と、該トランジスタのエミッタに直列接続された第２の
ＭＯＳＦＥＴと、該トランジスタのベース電流を引き抜
くために該トランジスタのベースと第２のＭＯＳ Ｆ
Ｅ Ｔのソース間に並列接続された第３のＭＯＳ Ｆ
Ｅ Ｔとを設けたことを特徴としている。
［作用］
この発明によれば、カスコードＢｉＭＯ８を１チツプ上
に形成することにより、素子コストの低減と浮遊インダ
クタンスの低下をはかり、かつ３端子化を達成すること
ができる。
に形成することにより、素子コストの低減と浮遊インダ
クタンスの低下をはかり、かつ３端子化を達成すること
ができる。
すなわち、上記第２、第３のＭＯＳＦＥＴをバイポーラ
トランジスタ上にＳｏ Ｉ （Ｓｉｌｉｃｏｎ ｏｎ。
トランジスタ上にＳｏ Ｉ （Ｓｉｌｉｃｏｎ ｏｎ。
Ｉｎ５ｕｌａｔｏｒ ）技術を用いて形成することによ
り、自己消弧型パワースイッチングデバイスを１チツプ
で奇生効果を生じることなしに安価に形成することがで
き、浮遊インダクタンスを低下することができる。
り、自己消弧型パワースイッチングデバイスを１チツプ
で奇生効果を生じることなしに安価に形成することがで
き、浮遊インダクタンスを低下することができる。
ざらに、上記第１のＭＯＳＦＥＴはバイポーラトランジ
スタにベース電流を流すものであり、この第１のＭＯＳ
ＦＥＴのドレイン領域とバイポーラトランジスタのコレ
クタ領域とを共°通に形成することにより、トレイン領
域の伝導度変調を発生させ、これによって第１のＭＯＳ
ＦＥＴは高耐圧のＭＯＳＦＥＴであるにもかかわらず、
電流密度の高いＭＯＳＦＥＴにすることができ、バイポ
ーラトランジスタのベース電流を充分に流せるよう構成
できる。従って、オン電圧の低い自己消弧型パワースイ
ッチングデバイスを提供することができる。
スタにベース電流を流すものであり、この第１のＭＯＳ
ＦＥＴのドレイン領域とバイポーラトランジスタのコレ
クタ領域とを共°通に形成することにより、トレイン領
域の伝導度変調を発生させ、これによって第１のＭＯＳ
ＦＥＴは高耐圧のＭＯＳＦＥＴであるにもかかわらず、
電流密度の高いＭＯＳＦＥＴにすることができ、バイポ
ーラトランジスタのベース電流を充分に流せるよう構成
できる。従って、オン電圧の低い自己消弧型パワースイ
ッチングデバイスを提供することができる。
［実施例］
以下添付の図面に示す実施例により、ざらに詳細にこの
発明について説明する。
発明について説明する。
第１図はこの発明の一実施例を示す断面図である。図示
するように［Ｉ 基板１上に高耐圧化をはかるための低
不純物濃度の【１−層２が設けられている。ｎ’−層２
の表面には、部分的な拡散によって形成されたｐベース
領域３が設けられている。
するように［Ｉ 基板１上に高耐圧化をはかるための低
不純物濃度の【１−層２が設けられている。ｎ’−層２
の表面には、部分的な拡散によって形成されたｐベース
領域３が設けられている。
ｐベース領域３内には、図示するように一方においてｎ
工くツタ領域８が形成されており、これらによりＮ
Ｐ Ｎ −Ｂ Ｊ Ｔが構成されている。また、ｐベー
ス領域３内には、他方においてｎ ソース６及びｐ＋コ
ンタクト領域７が構成されている。
工くツタ領域８が形成されており、これらによりＮ
Ｐ Ｎ −Ｂ Ｊ Ｔが構成されている。また、ｐベー
ス領域３内には、他方においてｎ ソース６及びｐ＋コ
ンタクト領域７が構成されている。
そして、このｎ＋ソース６と ｎ−層２内のｐベース領
ｖＡ３が拡散されていない領域とにはさまれたｐベース
領域３上には、図示するようにゲート酸化膜４を介して
ゲートｐｏ＋ｙ−ｓｉ５が形成され、これらによりｎ−
層２及びｎ 基板１をドレインとする縦型ＭＯ８ＦＥＴ
が構成されている。また、ｐベース領域３の上には、酸
化膜９を介しレーザーアニール、ゾーンメルト等のＳＯ
Ｉ技術により３ｉ単結晶膜１０（１０−１〜１ｏ−ｓ＞
が形成されている。
ｖＡ３が拡散されていない領域とにはさまれたｐベース
領域３上には、図示するようにゲート酸化膜４を介して
ゲートｐｏ＋ｙ−ｓｉ５が形成され、これらによりｎ−
層２及びｎ 基板１をドレインとする縦型ＭＯ８ＦＥＴ
が構成されている。また、ｐベース領域３の上には、酸
化膜９を介しレーザーアニール、ゾーンメルト等のＳＯ
Ｉ技術により３ｉ単結晶膜１０（１０−１〜１ｏ−ｓ＞
が形成されている。
このＳ１単結晶ＷＡｉｏ上には、ゲート酸化膜１１．１
３を介して、図示するようにゲートｐｏ＋ｙ−ｓｔ １
２．１４が形成され、このゲートＰｏ１ｙ−Ｓｉ １２
、１４の開口部から不純物を拡散することにより、ソ
ース領域１０−３及びドレイン領域１０−１．１０−５
が自己整合により形成されている。ざらに、この上に層
間絶縁膜としてシリケートガラス（以下、ＰＳＧと称す
る）１５が形成され、その上にはＰＳＧ１５の開口部よ
り各領域間の配線を行うためのＡｔ−３ｔ配線１６゜１
７、１８が形成されている。
３を介して、図示するようにゲートｐｏ＋ｙ−ｓｔ １
２．１４が形成され、このゲートＰｏ１ｙ−Ｓｉ １２
、１４の開口部から不純物を拡散することにより、ソ
ース領域１０−３及びドレイン領域１０−１．１０−５
が自己整合により形成されている。ざらに、この上に層
間絶縁膜としてシリケートガラス（以下、ＰＳＧと称す
る）１５が形成され、その上にはＰＳＧ１５の開口部よ
り各領域間の配線を行うためのＡｔ−３ｔ配線１６゜１
７、１８が形成されている。
第２図は第１図に示す実施例の等価回路図であり、この
図を用いて第１図に示す素子の動作を説明する。なお、
第３図において、第１図と同一部分には同一符号を付し
ている。
図を用いて第１図に示す素子の動作を説明する。なお、
第３図において、第１図と同一部分には同一符号を付し
ている。
第２図において、３０及び３１は第３図と同じくＮＰＮ
−ＢＪＴとｎｃｈＭＯ３Ｆ Ｅ −ｒ Ｔニーａす、第
２図に示す等価回路においては、ベース駆動用ＭＯ３Ｆ
ＥＴ２５がコレクタ端子２１及びベース配線１８間に接
続されている。このＭＯ８ＦＥＴ２５は第１図における
ｎ 基板１及びｎ−層２をド１ツインとする縦型ＭＯ３
ＦＥＴに相当し、コレクタ端子２１からベース電流をＢ
ＪＴ３０に流す働きを有している。
−ＢＪＴとｎｃｈＭＯ３Ｆ Ｅ −ｒ Ｔニーａす、第
２図に示す等価回路においては、ベース駆動用ＭＯ３Ｆ
ＥＴ２５がコレクタ端子２１及びベース配線１８間に接
続されている。このＭＯ８ＦＥＴ２５は第１図における
ｎ 基板１及びｎ−層２をド１ツインとする縦型ＭＯ３
ＦＥＴに相当し、コレクタ端子２１からベース電流をＢ
ＪＴ３０に流す働きを有している。
ＭＯ３ＦＥＴ３１のゲート端子とＭＯ３ＦＥＴ３１のゲ
ートを同電位に接続することにより３端子化を実現して
いる。一方、ベース配線１８にはベース電流引き扱き用
ＭＯ８ＦＥＴ２５が接続され、第３図における低電圧ダ
イオード３２と同様にターンオフ時のベース電流を引き
抜く働きを持っている。第２図に示す素子をターンオン
するには、ゲート端子１９にＭＯ３ＦＥＴ２５．３１の
しきい値以上の電位を印加させればよい。これにより、
ＭＯ８ＦＥＴ３１がオンするとともにベース駆動用ＭＯ
８ＦＥＴ２５がオンし、ＢＪＴ３０にベース電流が供給
される。
ートを同電位に接続することにより３端子化を実現して
いる。一方、ベース配線１８にはベース電流引き扱き用
ＭＯ８ＦＥＴ２５が接続され、第３図における低電圧ダ
イオード３２と同様にターンオフ時のベース電流を引き
抜く働きを持っている。第２図に示す素子をターンオン
するには、ゲート端子１９にＭＯ３ＦＥＴ２５．３１の
しきい値以上の電位を印加させればよい。これにより、
ＭＯ８ＦＥＴ３１がオンするとともにベース駆動用ＭＯ
８ＦＥＴ２５がオンし、ＢＪＴ３０にベース電流が供給
される。
これにより、ＢＪＴ３０はターンオンし、そのエミッタ
電流がＭＯ３ＦＥＴ３１を通して流れる。この時、ベー
ス電流引き扱き用のＭＯ８ＦＥＴ２５のゲートしきい値
がＢＪ−ｒ３０のベース・エミッタ間電圧とＭＯ３ＦＥ
Ｔ３１のオン電圧以下であるため、ＭＯ３ＦＥＴ２６は
オンすることはなく、ＢＪＴ３０に対するベース電流は
バイパスされない。
電流がＭＯ３ＦＥＴ３１を通して流れる。この時、ベー
ス電流引き扱き用のＭＯ８ＦＥＴ２５のゲートしきい値
がＢＪ−ｒ３０のベース・エミッタ間電圧とＭＯ３ＦＥ
Ｔ３１のオン電圧以下であるため、ＭＯ３ＦＥＴ２６は
オンすることはなく、ＢＪＴ３０に対するベース電流は
バイパスされない。
一方、第２図に示す素子をターンオフするには、ゲート
端子１９にしきい値以下の電圧を印加すればよい。すな
わら、ＭＯ３ＦＥＴ２５がオフすることによりＢＪＴ３
０に対するベース電流の供給が断たれる。これと同時に
ＭＯ８ＦＥＴ３１がオフすることにより、ＢＪＴ３０の
エミッタがオープン状態になって主電流がオフする。Ｂ
ＪＴ３０がオフすることにより、素子のソース端子２０
とコレクタ端子２１の間に発生する電圧は、ＢＪＴ３０
のコレクタ・ベース間接合及びＭＯ３ＦＥＴ２Ｂに印加
される。ＢＪＴ３０は、伝導度変調による過剰キャリア
によりターンオフの初期ではインピーダンスが低く、上
記端子間電圧はＭＯ３ＦＥ−ｒ２６に印加される。ＭＯ
３ＦＥＴ２６のゲート端子はそのトレイン端子に接続さ
れているため、ドレイン電圧がしきい値以上に上昇する
とＭＯ３ＦＥＴ２６はオン状態となり、ＢＪＴ３０のベ
ース電流を引き後くことができる。
端子１９にしきい値以下の電圧を印加すればよい。すな
わら、ＭＯ３ＦＥＴ２５がオフすることによりＢＪＴ３
０に対するベース電流の供給が断たれる。これと同時に
ＭＯ８ＦＥＴ３１がオフすることにより、ＢＪＴ３０の
エミッタがオープン状態になって主電流がオフする。Ｂ
ＪＴ３０がオフすることにより、素子のソース端子２０
とコレクタ端子２１の間に発生する電圧は、ＢＪＴ３０
のコレクタ・ベース間接合及びＭＯ３ＦＥＴ２Ｂに印加
される。ＢＪＴ３０は、伝導度変調による過剰キャリア
によりターンオフの初期ではインピーダンスが低く、上
記端子間電圧はＭＯ３ＦＥ−ｒ２６に印加される。ＭＯ
３ＦＥＴ２６のゲート端子はそのトレイン端子に接続さ
れているため、ドレイン電圧がしきい値以上に上昇する
とＭＯ３ＦＥＴ２６はオン状態となり、ＢＪＴ３０のベ
ース電流を引き後くことができる。
ターンオフの過程が進むに従って、ＢＪＴ３０のコレク
タ・ベース接合は逆回復して電圧を持つようになるため
、ベース電流を充分に引き抜くことができるようにＭＯ
３ＦＥＴ２６を設計することにより、ＭＯ３ＦＥＴ２６
に高電圧が印加されて素子が破壊することを防止するこ
とができる。
タ・ベース接合は逆回復して電圧を持つようになるため
、ベース電流を充分に引き抜くことができるようにＭＯ
３ＦＥＴ２６を設計することにより、ＭＯ３ＦＥＴ２６
に高電圧が印加されて素子が破壊することを防止するこ
とができる。
［発明の効果］
以上の説明から明らかなように、この発明によれば、カ
スコード、カスケードＢ＋ＭＯ８を１チツプで構成した
ため、低コスト化を図ることが可能になるとともに、配
線による浮遊インダクタンスを大幅に低減することがで
き、発掘、誤点弧等のない、極めて高速のスイッチング
素子とすることができる。また、ベース駆動用ＭＯ３Ｆ
ＥＴとＢＪＴを複合化することにより、ベース駆動用Ｍ
ｏ Ｓ Ｆ Ｅ−ｒのトレイン領域を伝導度変調させる
ことができるため、高耐圧のベース駆動用ＭＯ３ＦＥ
Ｔにもかかわらず電流密度を大きくすることができ、Ｂ
Ｊ Ｔのベース電流を充分流すことができ、オン電圧
を充分低くすることができる。また、ターンオフ用ＭＯ
３’ＦＥＴ’とベース電流引き抜き用ＭＯ３ＦＥＴとを
ＳＯＩ技術で形成することにより、奇生効果なしにカス
コード、カスケードＢｔｖｏｓＦＥ−ｒを１チツプで形
成できる。
スコード、カスケードＢ＋ＭＯ８を１チツプで構成した
ため、低コスト化を図ることが可能になるとともに、配
線による浮遊インダクタンスを大幅に低減することがで
き、発掘、誤点弧等のない、極めて高速のスイッチング
素子とすることができる。また、ベース駆動用ＭＯ３Ｆ
ＥＴとＢＪＴを複合化することにより、ベース駆動用Ｍ
ｏ Ｓ Ｆ Ｅ−ｒのトレイン領域を伝導度変調させる
ことができるため、高耐圧のベース駆動用ＭＯ３ＦＥ
Ｔにもかかわらず電流密度を大きくすることができ、Ｂ
Ｊ Ｔのベース電流を充分流すことができ、オン電圧
を充分低くすることができる。また、ターンオフ用ＭＯ
３’ＦＥＴ’とベース電流引き抜き用ＭＯ３ＦＥＴとを
ＳＯＩ技術で形成することにより、奇生効果なしにカス
コード、カスケードＢｔｖｏｓＦＥ−ｒを１チツプで形
成できる。
第１図はこの発明の一実施例を示す素子断面図、第２図
は第１図に示す実施例の等価回路を示す回路図、第３図
は従来のカス：″」−ドＢｉＭＯ３の一例を示す回路図
である。 １・・・ｎ 基板、２・・・ｎ″基板 ３・・・ｐベース領域、４・・・ゲート酸化膜、５・・
・ゲートＰｏ１ｙ−３ｔ 、６・・・【） ソース、７
・・・ｐ＋コンタクト領域、８・・・酸エミッタ、９・
・・酸化膜、１０・・・３ｉ単結晶膜、１０−１．１０
−２．１０−３．１（、）−４，１０−５・・・３ｉ単
結晶膜、１１・・・ゲート酸化膜、１２・・・ゲー・−
ト１’ｏｉｙ−３ｒ、１３・・・ゲート酸化膜、１４・
・・ゲ・−トＰ（多１ｙ−３ｉ 、１５・・・ＰＳＧ、
１６・・・エミッタ配線、１７・・・ソース電極、１ト
・・ベース配線、１９・・・ゲート端子、２０・・・ソ
ース嫡子、２１・・・コレクタ端子、 ２５・・・ベース駆動用ＭＯ８Ｆ Ｅ Ｔ、２６・・・
ベース電流引き抜き用ＭＯ３ＦＥＴ、３Ｏ−ＮＰＮ−Ｂ
ＪＴ、３１−ｎｃｈＭＯＦＥ”Ｔ、３２・・・低電圧ダ
イオード、３３・・・］レクタ喘了、３４・・・ベース
端子、３５・・・ゲート端子、第 ２ 図 第 区
は第１図に示す実施例の等価回路を示す回路図、第３図
は従来のカス：″」−ドＢｉＭＯ３の一例を示す回路図
である。 １・・・ｎ 基板、２・・・ｎ″基板 ３・・・ｐベース領域、４・・・ゲート酸化膜、５・・
・ゲートＰｏ１ｙ−３ｔ 、６・・・【） ソース、７
・・・ｐ＋コンタクト領域、８・・・酸エミッタ、９・
・・酸化膜、１０・・・３ｉ単結晶膜、１０−１．１０
−２．１０−３．１（、）−４，１０−５・・・３ｉ単
結晶膜、１１・・・ゲート酸化膜、１２・・・ゲー・−
ト１’ｏｉｙ−３ｒ、１３・・・ゲート酸化膜、１４・
・・ゲ・−トＰ（多１ｙ−３ｉ 、１５・・・ＰＳＧ、
１６・・・エミッタ配線、１７・・・ソース電極、１ト
・・ベース配線、１９・・・ゲート端子、２０・・・ソ
ース嫡子、２１・・・コレクタ端子、 ２５・・・ベース駆動用ＭＯ８Ｆ Ｅ Ｔ、２６・・・
ベース電流引き抜き用ＭＯ３ＦＥＴ、３Ｏ−ＮＰＮ−Ｂ
ＪＴ、３１−ｎｃｈＭＯＦＥ”Ｔ、３２・・・低電圧ダ
イオード、３３・・・］レクタ喘了、３４・・・ベース
端子、３５・・・ゲート端子、第 ２ 図 第 区
Claims (1)
- （１）バイポーラトランジスタと、該バイポーラトラン
ジスタのコレクタ・ベース間に並列接続された第１のＭ
ＯＳＦＥＴと、該バイポーラトランジスタのエミッタに
直列接続された第２のＭＯＳＦＥＴと、該バイポーラト
ランジスタのベースと第２のＭＯＳＦＥＴのソース端子
間に並列接続された第３のＭＯＳＦＥＴとが、同一チッ
プ上に形成された自己消弧型パワースイッチングデバイ
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16499689A JPH0330372A (ja) | 1989-06-27 | 1989-06-27 | 自己消弧型パワースイッチングデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16499689A JPH0330372A (ja) | 1989-06-27 | 1989-06-27 | 自己消弧型パワースイッチングデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0330372A true JPH0330372A (ja) | 1991-02-08 |
Family
ID=15803862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16499689A Pending JPH0330372A (ja) | 1989-06-27 | 1989-06-27 | 自己消弧型パワースイッチングデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0330372A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465475B1 (ko) * | 2002-01-11 | 2005-01-13 | 산요덴키가부시키가이샤 | 유도 가열용 트레이 |
| JP2017092474A (ja) * | 2015-11-10 | 2017-05-25 | アナログ デバイシス グローバル | Ｆｅｔ−バイポーラトランジスタの組み合わせ |
-
1989
- 1989-06-27 JP JP16499689A patent/JPH0330372A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465475B1 (ko) * | 2002-01-11 | 2005-01-13 | 산요덴키가부시키가이샤 | 유도 가열용 트레이 |
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