JPH0330373A

JPH0330373A - 半導体不揮発性記憶装置

Info

Publication number: JPH0330373A
Application number: JP1164522A
Authority: JP
Inventors: Masataka Takebuchi; 竹渕　政孝; Yukihiro Saeki; 佐伯　幸弘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-06-27
Filing date: 1989-06-27
Publication date: 1991-02-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は半導体不揮発性記憶装置の構造に関するもので
、特に、電気的に書き換え可能な半導体不揮発性記憶装
置（Ｅｌｅｃｔｒｉｃａｌ　１３’　ＩＥｒａｓａｂｌ
ｅＰＩ？ＯＭ略してＥ２　ＦＲＯＭ）に使用されるもの
である。

Ｅ従来の技術］従来のＥ２　ＰＲＯＭセルは第６図のように一つのセル
が二つのトランジスタＣ，Ｄからなっている。このセル
の動作を説明する。

トランジスタＣはデータ保持用の素子で、チャネル部分
の上方に、第１のゲート絶縁膜を介してフローティング
・ゲートと呼ばれる電気的に絶縁状態のポリシリコン層
を持っている。このフローティング脅ゲートの電位によ
り、トランジスタＣをオン状態にするか、オフ状態にす
るかでデータの１１」とｒＯＪの記憶ができる。フロー
ティング・ゲートのさらに上方には、絶縁膜を介してコ
ントロール・ゲートと呼ばれるポリφシリコン層がある
。コントロール・ゲートはフローティング・ゲートへの
データの書き込みに際して重要な働きをする。

トランジスタＤは選択用のトランジスタで、セルがマト
リクス状に配置された場合、トランジスタＤが選択され
たときのみオンし、トランジスタＣの記憶データをドレ
インｄ２に出力し、それ以外のときはオフしていて、出
力端を高インピーダンスにする働きをする。

上記セルへのデータの書き込み動作を説明する。

フローティング・ゲートとドレインｄ１部分には、一部
、シリコン酸化膜の薄い部分があり（トンネル部）、こ
こを介して電子の移動を行わせると、例えば、フローテ
ィング・ゲートから電子を引き抜くと、同ゲートにはホ
ールが残り、電位が上がる。この電位がチャネル部分に
反転層を形成し、トランジスタＣはオン状態となる。一
方、フローティング会ゲートに電子を注入すると、同ゲ
ートの電位は下がり、チャネル部分は蓄積状態となり、
トランジスタＣはオフ状態となる。

フローティング・ゲートからの電子の放出、またはフロ
ーティング−ゲートへの電子注入は次のように行う。

（電子放出）コントロール・ゲートＣＧをＧＮＤ、（接
地）ドレインを高電位のＶｐｐ　（例えば２０Ｖ）とす
る。フローティング・ゲー！・はコントロール・ゲート
とドレインｄ、の電位差により中間の電位となる。した
がって、トンネル部に（トンネル部の酸化膜は薄いため
）局所的に高電界がかかり、ここを介して、フローティ
ング・ゲートからドレインｄｌへむかって電子が流れ出
る。

（電子注入）電子放出と反対に、コントロール・ゲート
ＣＧを高電位のｖｐｐ、　　ドレインをＧＮＤにする。

トンネル部にはやはり高電界がかかるが、電子放出とは
反対の方向であるから、ドレインからフローティング・
ゲートにむかって電子の移動が生じる。

電子放出・注入いずれの場合にも選択用トランジスタＤ
はオン状態にしておかねばならない。

このように、データの書き込みを終えた後、フローティ
ング・ゲートへの誤注入を防止するためコントロール・
ゲートＣＧはＧＮＤレベルにする。

このＥ２　ＰＲＯＭセルは基本的にソフト・ライト（誤
書き込み）の危険を内在している。

まず、ソフトやライトのメカニズムについて説明する。

リードやモードにおいては、セルのドレインｄ２を、あ
る電位レベルにバイアスする。選択されたセルの記憶デ
ータが「０」のときは、フローティング・ゲートが電子
注入状態であるから、データ保持用トランジスタＣはオ
フであるため、ドレインのバイアス電位はそのままで変
化がない。

一方、記憶データが「１」のときは、データ保持用トラ
ンジスタＣはオンとなり、選択用トランジスタＤを介し
てドレインｄ１の電位をソースＳ。

の電位（ＧＮＤ）に引き込む。このとき、コントロール
・ゲートは前述のようにＧＮＤレベルとしている。

ここで、「０」のセルをリードする場合に、ソフト串ラ
イトが生じる可能性があることを示そう。

セレクト−トランジスタＤがオンすると、ド１ツインの
バイアス電位がトンネル部の下の拡散層に伝わる。メモ
リトランジスタＣがオフ状態であるため、この電位は保
持されたまままとなる。このとき、フローティング脅ゲ
ートは電子が注入された状態であるため、電位が低く、
もし、ドレインのバイアス電位が十分高いと、トンネル
部を介して、フローティング・ゲートから電子を放出さ
せる。

長時間に渡ってリードを続けると、フローティング・ゲ
ートは７３子が不足となり、最終的には、メモリトラン
ジスタＣをオン状態にする。

これは、まさに、「１」を書き込んだことに相当する。

このように、リードをしている間に記憶データが変化す
る（ソフト・ライト）という不具合がある。

従来は、このソフト・ライトを防止するため、ドレイン
のバイアス値を１．０ｖ以下に抑えている。

（発明が解決しようとする課題）以上のように、ソフト中ライトを防ぐために、ビット・
ラインＢＬの電位を最大１１口Ｖにすると、論理ｒｌＪ
、ｒＯＪの電位レベルはそれぞれ、最大１．０Ｖ　、お
よび、最少Ｏｖとなり、二つの論理の電位差は最大でも
　１．ＯＶ　Ｌ、かない。これでは、例えば電源Ｖｄｄ
−５Ｖのとき、「０」のセルのドレイン電位を　１．Ｏ
ｖから５ｖに変換するレベル中シフタが必要である。実
際には、センス・アンプと呼ばれる高速の増幅回路が使
われるが、その回路は決して簡単なものではなく、設計
に当たっては、いつでも、多大の困難がつきまとってい
る。

とくに、電源電圧Ｖｄｄを、たとえば２■から６Ｖまで
変化させても、正しい動作を行うように設計することは
ほとんど不可能に近い。

上記ソフト・ライトを防止し、さらに、ドレイン電位を
上げるための方法として、２−バス方式が使用されてい
る。これは、第７図に示したように、第６図のセルでメ
モリトランジスタのソース端子Ｓ１を共通バスＦに接続
し、書き込みは従来通り、選択用トランジスタＤのドレ
インを用い（このとき、バスＦはＧＮＤとする）、リー
ド時にはバスＦからセルのデータを読む（このとき、バ
スＧはＧＮＤ）。

このようにすると、ソフト・ライトに関して改良される
のは次の理由による。セルの記憶データがｒＯＪのとき
は、メモリトランジスタＣがオフであるから、バスＦは
所定のバイアス値となる。

このとき、そのバイアス値は、やはり、メモリトランジ
スタＣがオフであるかからトンネル部には印加されない
。これにより、改良前のソフト・ライトは防止できる。

一方、記憶データがｒｌＪのときは、メモリトランジス
タＣがオンし、バスＦはＧＮＤ側に引かれる。この状態
は改良前のセルとほぼ同じである。

ところが、ソフト争ライトが防止できるということで、
バスＦのバイアス値を上げると、選択用トランジスタＤ
がオンした直後、バスＦからＣに向かって大きな電流が
流れる。このとき、メモリ・トランジスタのチャネル部
分でホットエレクトロンが生じ、それが、トンネル部を
抜けて、フローティング・ゲートに飛び込む。フローテ
ィング・ゲートには多数のホールが存在しているため、
飛び込んできた電子と対消滅し、ホールの数は減少する
。結果として、フローティング・ゲートの電位は下がり
、トランジスタ特性が悪化する。この現象は、選択用ト
ランジスタＤがオンし始めた直後のみに生じ（その後、
バスＦの電位はさがるのでホット帝エレクトロンは出な
い）、−回のスイッチングで消滅するホールの数はわず
かなものである。が、繰り返しスイッチングさせると、
総計のホール消減数は非常に大きなものとなり、あたか
も「０」を書き込んだ状態となる。つまり、改良前のセ
ルとは別のソフトライトが起こったことになる。これは
逆に「１」記憶の場合に生じる問題である。

さらに、この２−バス方式の欠点は、リード時のバスＦ
に付加される容量が大きいことである。

バスＦに多数のセルが接続された場合、かつ、それらの
セルに全て「１」が書かれている場合には、１つのセル
を選択すると、他のセルのメモリトランジスタのチャネ
ル部分、および、ソース部分の容量が全てバスＦに付加
されているため（第８図参照）スピードが著しく低下す
る。従来のセルでは、セレクト争ゲートＤがビットφラ
インＢＬ側に接続されていたため、この様な容量は無か
ったのである。第８図中１１はローデコーダ、１２はセ
ル、１３はカラムプルアップ部、１４はカレント−リミ
ッタ、１５はセンスアンプ、１６はラッ子回路である。

本発明の目的は、電気的に書き換え可能な不揮発性記憶
装置（Ｒ２ＦＲＯＭ）の分野において、ソフトライトを
防止でき、しかも高速読み出し可能なＲ２ＦＲＯＭを提
供することである。

［発明の構成］（課逼を解決するための手段と作用）本発明は、（１）　　電気的に書き換え可能な半導体不揮発性記憶
装置において、半導体基板上に形成された第１の絶縁膜
上で電気的に浮遊状態にある第１のゲート電極と、この
電極上の第２の絶縁膜上の第２のゲート電極とを有した
電子注入または引き抜き領域と；この領域とフィールド
領域を介して素子分離され、前記半導体基板の表面領域
に形成されたソース、ドレイン領域と、これら領域間に
形成されたチャネル領域と、このチャネル領域上に積層
された第１の絶縁膜上で電気的に浮遊状態にある第１の
ゲート電極と、この電極上の第２の絶縁膜上の第２のゲ
ート電極とを有した読み出し領域とを具備し；前記電子
注入または引き抜き領域の第１のゲート電極どうし及び
第２のゲート電極どうしはそれぞれ一体的に連結された
ことを特徴とする半導体不揮発性記憶装置である。また
本発明は、（２）　　前記電子注入または引き抜き領域の第１の絶
縁膜は、一部薄いトンネル領域を有することを特徴とす
る上記（１）項に記載の半導体不揮発性記憶装置である
。また本発明は、（３）前記電子注入または引き抜きを、少くとも前記ト
ンネル領域下の半導体基板に形成された該基板とは逆導
電型の拡散層と第２のゲート電極とを用いて行なう構成
としたことを特徴とする上記（２）項に記載の半導体不
揮発性記憶装置である。また本発明は、（４）前記読み出し領域はＬＤＤ　　（Ｌｉｇｌ＋ｔｌ
ｙ　ＤｏｐｅｄＤｒａｉｎ）構造のトランジスタを構成
することを特徴とする上記（１）〜（３）のいずれか１
項記載の半導体不揮発性記憶装置である。

即ち本発明は、二層ゲート構造からなる値Ｅ２　ＦＲＯ
Ｍにおいて、メモリトランジスタを、電子の注入／引き
抜き領域と読み出し領域に、フィールド領域を介して分
離し、電子の注入／引き抜き領域はキャパシタ構造とし
、読み出し領域はトランジスタから成る半導体揮発性記
憶装置とし−たちのであり、上記のキャパシタ及びトラ
ンジスタの第１のゲート電極は、上記フィールド領域を
介して接続されている構造である。

上記のように、従来の１バス方式の欠点であったソフト
会ライトは、電子のトンネル部となる電子注入／引き抜
き領域が、読み出し領域と切り離されるため解決される
。また従来の２バス方式の欠点であった浮遊ゲートへの
ホットエレクトロンの注入によるソフト・ライトの問題
は、読み出し領域のトランジスタがＬＤＤ構造とするこ
とで解決できる。またソース部の負荷容量から動作スピ
ードの低下がある問題は、読み出し領域が書き込み系と
は独立しているため、負荷容量が小さくなり、高速化が
実現できる。

（実施例）以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例を示すもので、ここでは二層ポリシリコン
構造のＲ２ＦＲＯＭのメモリセル部を示す。同図（０）
はパターン平面図、同図（ａ）は同図（ｏ）のａ−ａ’
線に沿う断面図、同図（ｂ）は同ｂ−ｂ’線に沿う断面
図、同図（Ｃ）は同ｃ−ｃ’線に沿う断面図、第２図は
第１図の等価回路である。これら図においてＡは電子注
入／引き抜き領域、Ｂは読み出し領域である。また２１
はＰ型シリコン基板、２２はフィールド領域（絶縁膜）
、２３は第１絶縁膜、２４はトンネル絶縁膜、２５は第
１ポリシリコン電極（浮ｌｎゲートＦＧ）　、２６は第
２はポリシリコン電極（制御ゲートＣＧ）　、２７は第
２絶縁膜、２８は金属（Ａｇ）配線、２９１はトンネル
膜下拡散層（Ｎ型）、２９２は低濃度拡散層（Ｎ−型）
、３０は高濃度拡散層（Ｎ十型）、３１のクロスハツチ
ング部は素子能動領域、３２はトンネル窓、３３はコン
タクト、ＷＤは書き込み用ドレイン、Ｒ８は読み出し用
ソース、ＲＤは読み出し用ドレインである。

本構成の主な特徴は次の如くである。

（１）電子の注入／引き抜き６Ａ域Ａと読み出し領域Ｂ
がフィールド領域２２を介して各々分離されている。

（２）　　上記トンネル窓をも含む電子の注入／引き抜
き領域Ａは、トランジスタではなく、完全なキャパシタ
（４造になっており、読み出し領域Ｂがトランジスタと
なっている。

次に本構成による半導体記憶装置について、電子注入、
電子引き抜き、読み出しの一連の動作を示す。

（イ）電子注入（Ｅ２　ＦＲＯＭでは消去作用である）
：書きこみ用ドレインＷＤをＯＶとし、制御ゲート（Ｃ
Ｇ）１．：高電圧Ｖ￥）ｐｃ約２０Ｖ）ｉ、：バイアス
すると、電子がＷＤからトンネル酸化膜２４下の拡散層
２９．迄移動し、トンネル酸化膜を通過し、浮遊ゲート
ＦＣ中に注入される。こ０時トンネル酸化膜下はＮ型層
２つ１であるから、Ｐ型層である場合よりＦＧに電子を
注入しやすい（第３図参照）（ロ）　電子引き抜き（Ｅ２　ＦＲＯＭでは書き込み作
用である）二制御ゲートＣＧをＯＶとし、書き込み用ド
レインＷＤにｖｐｐ　ｃ約２０ｖ）をバイアスすること
で、電子注入と全く逆の経路をたどって浮遊ゲートＦＧ
から書き込み用ドレインＷＤに抜ける。

（ハ）読み出し：読み出しは先述した様に、従来方式と
は異なり、専用の読み出し経路を用いる。

つまり読み出し用ドレインＲＤをＶｃｃ　　（約５ｙ）
に、読み出し用ソースＲ８をＯＶとし、制御ゲートＣＧ
をＯＶにして行う。

電子注入後の読み出しでは、浮遊ゲー）　Ｆ　Ｇ　ｌ：
ｌ：電子が蓄積されている為、閾値が正方向にシフトし
ており、上記した読み出しでは電流が流れない。

一方、電子引き抜き後は浮遊ゲート中に電子が不足する
為、閾値は負方向にシフトし、上記の読み出し法では電
流が流れる。この電流量は浮遊ゲート中の電子が不足す
ればする程（−閾値が負方向にシフトすればする程）増
加するといった関係がある。又、読み出し時のＶＤＳを
上げても同様の効果が得られる。

次に、先述した本発明の特徴を従来技術の問題点と比べ
、考察してみる。従来技術の問題点として、■ドレイン
読み出しく１−バス方式）はソフＩ・ライト防止の為回
路設計の困難があるも、ドレイン電圧を１ｖ以下にせざ
るを得ない事がある。

一方、２−バス方式のセルに関しては■浮遊ゲートへの
ホットエレクトロンが注入される事、更に■ソース部の
負荷容量からスピードの低下がある事を示した。これに
対して本発明による半導体装置は上記■については、ソ
フトライトの原因であったトンネル部が読み出し領域を
、電子の注入／引き抜き領域と分離することで解決でき
た。■に関しては、読み出し用トランジスタが従来のメ
モリトランジスタの構造とは異なるＬ　Ｄ　Ｄ　ｅＭ造
をしている事で、ソース、ドレイン間の電界が緩和され
て、チャネルホットエレクトロンの発生は著しく抑えら
れる。■については先述した様に書き込み系と分離して
読み出し系が独立している為、付加容量が小さくなり、
通常の高速ＲＯＭと同等のスピードは確保できる。

本発明の第１図の半導体記憶装置の実施例を実際のメモ
リセルのマトリクスとして配置する場合はドレインと制
御ゲートの間に選択ゲートＤを設けた実施例を第４図に
示す。この選択ゲートＤの役割は、書き込み／消去／読
み出しの際に、確実に番地の選択を行なわせる為のもの
である。いわゆる半選択（誤読み出しともいい、隣りの
デプレッション化された素子を介して、その素子のデー
タを読んでしまうこと）防止の効果がある。

書き込み／消去／読み出し時の動作バイアス例を第５図
に示す。このように電子注入（消去の場合）に関しては
選択ゲートＳＧ、制御ゲートＣＧにＶｐｐ　（約２０ｖ
）を掛け、残りの端子は０・■とする。電子引き抜き（
書き込みの場合）については選択ゲートＳＧ、書き込み
ドレインＷＤにＶｐｐ（ｋ　２０　Ｖ）を掛け、残りの
端子をＯＶにする。

読み出しは読み出しドレインＲＤ及び選択ゲートＳＧに
Ｖｅｃ’（５Ｖ）を掛け、残りの端子をＯＶにする。

なお本発明は上記実施例に限られず種々の応用が可能で
ある。例えば上記したポリシリコン膜から成る電極はポ
リサイド又はシリサイド等であってももちろんよい。ま
た読み出し領域Ｂの基板−浮遊ゲート間に存在する絶縁
膜２３は同図、電子注入／引き抜き領域Ａに存在する一
部薄い第１の絶縁膜と同じ膜厚のものを使用してもよい
し、また実施例では誤動作の原因となるホットエレクト
ロン防止にＬＤＤ構造を用いたが、同防止効果が得られ
るなら他の構造としてもよい。

［発明の効果］以上説明した如く本発明によれば、ゲート多層構造から
成るＥ２　ＦＲＯＭにおいて、電子の注入／引き抜き領
域と読み出し領域を分離し、これら各々を独立させた本
発明による半導体記憶装置を用いることで、読み出し時
に生じたホットエレクトロンの浮遊ゲート注入等のソフ
トライトによる信頼性的問題を構造面から解決できた。

また上記両領域を分離したことにより、ライン付加容量
が減るため、動作スピードも向上するものである。

【図面の簡単な説明】

第１図（０）は本発明の一実施例のパターン平面図、第
１図（ａ）ないしくｃ）は同断面図、第２図は同等価回
路図、第３図は同一部詳細図、第４図は同セルマトリク
スにするためのセル実施例のパターン平面図、第５図は
同バイアス例を示す図表、第６図ないし第８図は従来装
置の回路図である。２１・・・Ｐ型基板、２２・・・フィールド領域、２３
゜２４．２７・・・絶縁膜、２９１・・・トンネル膜下
Ｎ型拡散層、２９２・・・Ｎ−層、３０・・・Ｎ十層、
Ａ・・・電子注入／引き抜き領域、Ｂ・・・読み出し領
域。

Claims

【特許請求の範囲】

（１）電気的に書き換え可能な半導体不揮発性記憶装置
において、半導体基板上に形成された第１の絶縁膜上で
電気的に浮遊状態にある第１のゲート電極と、この電極
上の第２の絶縁膜上の第２のゲート電極とを有した電子
注入または引き抜き領域と；この領域とフィールド領域
を介して素子分離され、前記半導体基板の表面領域に形
成されたソース、ドレイン領域と、これら領域間に形成
されたチャネル領域と、このチャネル領域上に積層され
た第１の絶縁膜上で電気的に浮遊状態にある第１のゲー
ト電極と、この電極上の第２の絶縁膜上の第２のゲート
電極とを有した読み出し領域とを具備し；前記電子注入
または引き抜き領域の第１のゲート電極どうし及び第２
のゲート電極どうしはそれぞれ一体的に連結されたこと
を特徴とする半導体不揮発性記憶装置。
（２）前記電子注入または引き抜き領域の第１の絶縁膜
は、一部薄いトンネル領域を有することを特徴とする請
求項１に記載の半導体不揮発性記憶装置。
（３）前記電子注入または引き抜きを、少くとも前記ト
ンネル領域下の半導体基板に形成された該基板とは逆導
電型の拡散層と第２のゲート電極とを用いて行なう構成
としたことを特徴とする請求項２に記載の半導体不揮発
性記憶装置。
（４）前記読み出し領域はＬＤＤ（ＬｉｇｈｔｌｙＤｏ
ｐｅｄ　Ｄｒａｉｎ）構造のトランジスタを構成するこ
とを特徴とする請求項１ないし３のいずれか１項記載の
半導体不揮発性記憶装置。