JPH033037A - マイクロプログラム制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロプログラム制御方式に関する。より
詳細には、デジタル論理回路制御方式に関し、特に組合
せや順序論理回路を実現する手段としてゲートの開閉や
手順と言った基本動作、いわゆるマイクロオペレーショ
ンに対応するコード化された情報であるマイクロ命令を
予め記憶装置内に格納し、処理手順に従い読出されたマ
イクロ命令列であるマイクロプログラムに基づき回路動
作を規定するマイクロプログラム制御方式の構成に関す
る。

従来の技術 マイクロプログラム制御方式は、データ処理等に伴う一
連の動作、いわゆるマクロ動作をさらに細かな動作であ
るマイクロ動作に分解し、これらマイクロ動作を規定す
る情報コードであるマイクロ命令を定義し、このマイク
ロ命令を処理の順序に従って配列、実行することで手順
を要する処理など大きな動作を規定する手段である。

ここで、定義されるマイクロ命令は種々の処理を実現す
る意味で共通性が望ましく、組合せや順序についても融
通できるよう形式化されている。

従って、マイクロ命令は、基本単位動作を規定するばか
りか、マイクロ命令のそのものの順序を規定するものも
一般に含んでいる。

一方、種々のマクロ動作を同一のマイクロプログラム制
御機構で実現するには、実行しようとするマクロ動作に
対し、このマクロ動作を規定するマイクロプログラム列
、すなわちマイクロシーケンスに引込むことから始めら
れる。

このことは−船釣には、相当するマクロ動作を実現する
ため規定されたマイクロプログラム格納領域、いわゆる
マイクロプログラム記憶装置の先頭番地（以後エン）　
ＩＪイ番地と言う）を与えることで行われる。そして、
これに続く順序は、マイクロプログ・ラム自体が制御す
るよう構成されており、処理はマイクロシーケンスに従
い実行されていく。

上記のマイクロシーケンスの順序制御方式には、分岐が
発生したときだけ分岐先番地を指定し、通常はカウンタ
により順次次のマイクロ命令の番地ヲ示スマイクロプロ
グラムカウンタ方式や、第５図に示すような命令の中に
必ず次の命令の番地を伴うネタストアドレス方式などが
ある。しかしながら、マイクロ命令が一般に開放されな
いことが多いことや性能を重視するために形式化を問わ
ないことから、制御ビット幅を増大させるが分岐に伴う
空き期間が発生しないネタストアドレス方式％式％ 発明が解決しようとする課題 上記のマイクロプログラムの制御方式においては、処理
性能の面からは、効率のため分岐などに伴うオーバヘッ
ドをできるだけ軽減することが要請され、規模の観点か
らは、種々のマイクロフロラの一部でもできるだけ共有
化しようとする要請が生じる。フロラの共有化は、一般
のプログラム手法におけるサブルーチンのコール分岐に
類似するが、コール分岐やサブルーチンから元のシーケ
ンスへの復帰（以後リターンと言う）に相当する動作を
マイクロシーケンスに挿入すると、そのオーバヘッドの
ため処理シーケンスは長くみえる。

つまり、性能と規模の両立を困難にしている。

エントリイアドレスの生成および処理に移行するまでの
時間短縮とフロラの共通化とを考えた場合、特に高速性
が要請される処理をマイクロプログラム方式で実現する
と、エントリイアドレスを加工したり、分離したりする
時間は殆どない。従って、フロラの種類を引当てるまで
のプリデコードやパイプライン処理等でオーバヘッドは
隠し込む手法が採られてきた。その理由を第６図を参照
して説明する。

第６図に、マイクロプログラムのフロラの概念図を示す
。第６図に示すように、−船釣フロウは、各マクロ処理
に固有なシーケンスといくつかのフロラで共通の部分と
からできている。いま、ｎ種類のマクロ処理に対してｎ
種類のエントリイアドレスを一意的に与えたとすると、
Ｍ＋　、Ｍ２　、Ｍ３等最初のシーケンスから共通な処
理に入るフロラ群も存在する。このフロラ群の最初のス
テップはこれら共通シーケンス（サブシーケンスと言う
）の先頭番地ＳＩへのコール分岐だけになる。これは前
述のエントリイアドレスの生成および処理に移行するま
での時間短縮に対しては障害となる。

また、前述のネクストアドレス方式を採る場合、Ｓｌへ
の分岐は、！ｖＬ　、Ｍ２　、Ｍ３のネタストアドレス
制御部にＳ、を記述するだけでよいが、第６図のＲ１、
Ｒ２、Ｒ１への復帰（リターンと言う）のための情報を
セーブしなければならないため、マイクロプログラム制
御フィールドに付加的な、リターン情報を示す領域が必
要となる。これらがハードウェア量を増大させる結果に
なっていた。

そこで、本発明の目的は、上記従来技術の問題点を解決
した処理時間が短く、ハードウェアを増大させないマイ
クロプログラム制御方式を提供することにある。

課題を解決するための手段 本発明に従うと、マイクロ命令が記憶されている記憶手
段から所定の順にマイクロ命令を読み出し、マイクロプ
ログラムに基づいて各種回路動作を制御するマイクロプ
ログラム制御方式において、前記記憶手段中のマイクロ
命令の読み出し順序を規定するマイクロプログラム順序
制御手段と、読み１出されたマイクロ命令を格納するレ
ジスタ手段と、前記レジスタ手段の内容更新の是非およ
び内容保持を規定する第１の制御手段と、前記レジスタ
手段に格納されたマイクロ命令を発効するか否かを制御
する第２の制御手段を具備し、前記マイクロプログラム
順序制御手段により前記第１および第２の制御手段を制
御することでマイクロプログラムを実行することを特徴
とするマイクロプログラム制御方式が提供される。

作用 本発明のマイクロプログラム制御方式は、マイクロ命令
を格納するレジスタ手段を具備し、このレジスタ手段に
格納されたマイクロ命令の更新、保持、発効等を制御す
ることでマイクロプログラムを実行するところにその主
要な特徴がある。

さらに前記レジスタに格納するマイクロ命令を、マイク
ロプログラム格納領域の読出し情報以外の情報であるマ
イクロプログラム順序設定情報と同一の情報コード等と
することもできる。この構成によると、第６図に示す復
帰先のアドレス情報Ｒ，、Ｒ２、Ｒ３ではなくＭ＋　、
Ｍ２　、Ｍ３固有の制御情報をレジスタ手段にセーブす
ることが可能になる。そして、復帰時にこの内容を有効
化する制御を行うことで、復帰のための情報を指定する
マイクロプログラムフィールドに付加的な領域やセーブ
する領域を必要とせず、さらにコール分岐やリターン実
行に伴うオーバヘッドも軽減される。

また、本発明のマイクロプログラム制御方式では、上記
の制御手段はハードウェアで実現されていても、また、
マイクロ命令で実現されていてもよい。

従って、第６図の従来例ではＦｌにリターン命令を記述
しなければならなかったが、本発明のマイクロプログラ
ム制御方式では、Ｆｌでレジスタ内容の発効制御を行う
か、簡単なハードウェア制御を行うだけで処理が終了す
る。

以下、本発明を実施例により、さらに詳しく説明するが
、以下の開示は本発明の単なる実施例に過ぎず、本発明
の技術的範囲をなんら制限するものではない。

実施例１ 第１図に、本発明のマイクロプログラム制御方式の一実
施例を実現する装置の論理ブロック図を、第２図に、動
作タイミングを表すタイミング図を示す。第１図の装置
は、記憶装置などで構成され、マイクロ命令を記憶して
いるマイクロプログラム格納領域ｌ、マイクロ命令が予
め設定された順に読み出されるように制御するマイクロ
シーケンス制御機構２および読み出されたマイクロ命令
を保持するレジスタ３を具備するマイクロプログラム制
御部８と、Ｄラッチ４〜６を具備する被制御部７とから
構成されている。

本実施例では、Ｍｌ、Ｍ２、Ｍ３を以下のように定義す
る。

Ｍ１→　ＡＡＢ Ｍ２→　ＡＡ””Ｅ Ｍ３→　−７’ｒＡＢ ただし、Ａは、ＣまたはＤであるが、Ｍ１〜Ｍ。

においては共通にＣである。また、Ｂは、ＥまたはＡｖ
Ｅであるが、Ｍｌ　””−Ｍ３においては共通にＡｖＥ
である。

また、マイクロ命令μ。〜μ６を以下のように定義する
。

μ。　　論理値“０”でＤ、“１”でＣを選択する。

論理値“０”でＥ、“１″でＡＶＥ を選択する。

レジスタの内容を活性化する。

μ２ μ μ３　　　μ４〜μ６コードをレジスタに取り込む。

μ、〜μ６ゲート制御。

上記のようにＭ１〜Ｍ３で規定するＡおよび已に関する
処理において、ＡおよびＡの関数であるＢは共通である
。また、μ。〜μ６のマイクロフィールドを定義して、
マイクロプログラム制御部８および被制御部７で機能を
実現している。

以下、第２図を参照して、上記の装置の動作を説明する
。マクロ動作を規定するコードは、マイクロプログラム
格納領域１のエントリイアドレスとして、同期信号ＣＩ
に同期してエントリイされる。エントリイアドレスＭ１
に記載されたプログラムの内容μ。〜μ６とＮＡとは、
次の同期信号Ｃ２でマイクロプログラム格納領域１から
出力される。

このとき、最初のステップではＭ＋　−Ｍ３に共通なネ
クストアドレスＮＡＩとＭ１処理に固有な制御情報μ６
が有効である。ＡおよびＢを生成しないとμ６は使用で
きず、ＡおよびＢの生成手順は、Ｍ１〜Ｍ、で共通であ
るからＮＡＩに続くシーケンスにプログラムされている
。そこで同時にレジスタフェッチ制御信号であるμ、が
活性化して制御情報であるμ４〜μ６の内容がレジスタ
３にセーブされる。

続いて、マイクロシーケンス制御機構２で切替えられＮ
ＡＩでアドレスされたマイクロプログラム格納記憶装置
１の内容であるネタストアドレス情報ＮＡ２およびμ。

が次のＣ２で発効される。次にＮＡ２でアドレスされた
ネタストアドレス情報Ｎ＾３およびμｍが発効されＡお
よびＢが生成される。

最後にＮＡ３に記述されていたμ２が活性化してレジス
タ３の出力が活性化される。ここではレジスタ３には最
初のステップのμ４〜μｓの内容がセーブされていたか
ら論理値“１００″でＭｌで規定する動作が実行される
。このステップでは、次のマクロエントリイのＮ＾指定
が可能である。

すなわち、本実施例においては、マイクロ命令μ２およ
びμ、でマイクロ命令μ４〜μ６の内容を保持するレジ
スタ３およびレジスタ３に保持されているマイクロ命令
を制御することで、本発明のマイクロプログラム制御方
式を実現している。

実施例２ 第３図に、本発明の第２の実施例を実現する装置の論理
ブロック図を、第４図にその動作タイミングを表すタイ
ミング図を示す。第３図の装置は、記憶装置などで構成
され、マイクロ命令を記憶しているマイクロプログラム
格納領域１０、マイクロ命令が予め設定された順に読み
出されるように制御するマイクロシーケンス制御機構２
０および読み出されたマイクロ命令を保持するレジスタ
３０を具備するマイクロプログラム制御部５０と、被制
御部４０とから構成されている。被制御部４０は、実施
例１の被制御部７と全く同じである。本実施例では、マ
クロ動作を規定する情報コードであり、マイクロプログ
ラムのエントリイアドレスを示すＭ、〜Ｍ、Ｍｌドをそ
れぞれ論理値“ｔｏｏ”、“０１０”、“００１”と設
定している。これは他のコードと分別が可能であり、マ
イクロフロラがマイクロプログラム格納領域１０のどの
位置に格納されてもよいから任意に一意的コードを割振
ることができる。

また、マイクロ命令μ。〜μ２を以下のように定義する
。

μ。　　論理値“０”でＤｌ　“１″でＣを選択する。

μｍ　　論理値“０”でＥｌ　“ｌ”でＡＶ’Ｅを選択
する。

μ２　　論理値“０”でレジスタの内容を更新し、“１
″で保持する。

μｍ　　　レジスタの内容を活性化する。

μ０、μｍは実施例１のそれと全く同意であり、μ２は
レジスタ３０の更新を阻止する制御信号である。また、
μｍは図示されていないが、実施例１のμ２と等しい。

第４図を参照して、上記の装置の動作を説明する。マク
ロ動作を規定するコードは、マイクロプログラム格納領
域１０のエントリイアドレスとして、同期信号ＣＩに従
いエントリイされる。エントリイアドレスＭ１に記載さ
れたプログラムの内容μ。

〜μ２とＮ＾は次の同期信号Ｃ２でマイクロプログラム
格納領域１０から出力されるが、本実施例では、ネクス
トアドレスＮＡＩとμ。、レジスタの内容更新を阻止す
るμ２が有効である。また、本実施例では、ＭＩ−Ｍ、
について、このマイクロスロウの第１ステツプは全く共
通である。つまりマイクロプログラム格納領域１０の“
１００”、“０１０”“００１番地に同じ内容が記載さ
れている。

初期状態では、同期信号Ｃ１に従うエン）　ＩＪイと同
時にμ２が通常“０”で、レジスタ３０は更新可能状態
にある。従って、レジスタ３０には、マクロ情報コード
であり、エントリイアドレスそのものである論理“１０
０″がフェッチされる。続いて、マイクロシーケンス制
御機構２０で切替えられ、ＮＡＩでアドレスされたマイ
クロプログラム格納領域ＩＯの内容であるネタストアド
レス情報ＮＡ２およびμｍが次の０２で発効され、Ａ、
Ｂが生成されていく。

この間、μ２はレジスタ３０の内容の更新を禁止してい
るので、レジスタ３０には“１００”がセーブされてい
る。従って、被制御部４０に対し第１の実施例のμ６〜
μ、に相当する制御信号を与えたことになり、処理が完
結する最後にＮＡ２に記述されていたμｍでレジスタが
次の処理に備えリリースされる。本実施例ではこの最後
のステップに関してもＭ１〜Ｍ３の処理フロラで共通で
ある。

すなわち、本実施例では、レジスタ３０にマクロ情報コ
ードでありエントリイアドレスそのものを保持し、マイ
クロ命令μ２およびμ３で制御することで本発明のマイ
クロプログラム制御方式を実現している。

発明の効果 以上、説明したように本発明のマイクロプログラム制御
方式によれば、マイクロスロウのサブシーケンスに対す
るコール分岐、復帰などに伴う分岐やアドレス情報のセ
ーブに要する処理時間のオーバヘッドやハードウェア上
の付加資産を軽減し、高速のマイクロプログラム制御を
小規模な構成で実現するのに著しい効果がある。

【図面の簡単な説明】

第１図は、本発明のマイクロプログラム制御方式の一実
施１例を実現する装置の論理ブロック図であり、 第２図は、第１図の装置の動作タイミングを示すタイミ
ング図であり、 第３図は、本発明の第２の実施例を実現する装置の論理
ブロック図であり、 第４図は、第３図の装置の動作タイミングを示すタイミ
ング図であり、 第５図は、従来のマイクロプログラム制御機構を示すブ
ロック図であり、 第６図は、マイクロシーケンスを示す概念図である。 〔主な参照番号〕 １１０・・・マイクロプログラム格納領域、２．２０・
・・マイクロシーケンス制御機構、３．３０・・・レジ
スタ、 ４〜６・°・・Ｄラッチ、 ７．４０・・・被制御部、

Claims (5)

【特許請求の範囲】
1. （１）マイクロ命令が記憶されている記憶手段から所定
   の順にマイクロ命令を読み出し、マイクロプログラムに
   基づいて各種回路動作を制御するマイクロプログラム制
   御方式において、前記記憶手段中のマイクロ命令の読み
   出し順序を規定するマイクロプログラム順序制御手段と
   、読み出されたマイクロ命令を格納するレジスタ手段と
   、前記レジスタ手段の内容更新の是非および内容保持を
   規定する第１の制御手段と、前記レジスタ手段に格納さ
   れたマイクロ命令を発効するか否かを制御する第２の制
   御手段を具備し、前記マイクロプログラム順序制御手段
   により前記第１および第２の制御手段を制御することで
   マイクロプログラムを実行することを特徴とするマイク
   ロプログラム制御方式。
2. （２）前記レジスタ手段に格納するマイクロ命令を、前
   記記憶手段の読み出し情報以外の情報とすることを特徴
   とする請求項（１）に記載のマイクロプログラム制御方
   式。
3. （３）前記マイクロプログラム順序制御に関する情報を
   修飾する手段および固定番地情報を設定する手段を具備
   し、前記レジスタ手段に格納するマイクロ命令を、前記
   マイクロプログラム順序設定情報と同一の情報コードと
   することを特徴とする請求項（２）に記載のマイクロプ
   ログラム制御方式。
4. （４）前記第１および第２の制御手段が、ハードウェア
   で実現されていることを特徴とする請求項（１）〜（３
   ）のいずれか１項に記載のマイクロプログラム制御方式
   。
5. （５）前記第１および第２の制御手段が、マイクロ命令
   で実現されていることを特徴とする請求項（１）〜（３
   ）のいずれか１項に記載のマイクロプログラム制御方式
   。