JPH0330432A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0330432A JPH0330432A JP16403889A JP16403889A JPH0330432A JP H0330432 A JPH0330432 A JP H0330432A JP 16403889 A JP16403889 A JP 16403889A JP 16403889 A JP16403889 A JP 16403889A JP H0330432 A JPH0330432 A JP H0330432A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- sidewall
- film
- gate electrode
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、サイドウオールに導電性を持たせゲートに接
続した構造のＬＤＤ型ＭＯ３ＦＩＥＴの製造方法に関す
る。
続した構造のＬＤＤ型ＭＯ３ＦＩＥＴの製造方法に関す
る。
従来の装置は、特開昭６１−２６０６７７号公報に記載
のように、ゲート電極形成後、直ちに導電性を持つサイ
ドウオールの形成工程を行なっていた。
のように、ゲート電極形成後、直ちに導電性を持つサイ
ドウオールの形成工程を行なっていた。
上記従来技術は、ゲート電極加工時にサイドウオール下
の酸化膜が受けるエツチングダメージや膜厚の目減りに
ついて配慮がされておらず、サイドウオールに導電性を
持たせた構造の場合、ゲート耐圧不良を招くという問題
があった。
の酸化膜が受けるエツチングダメージや膜厚の目減りに
ついて配慮がされておらず、サイドウオールに導電性を
持たせた構造の場合、ゲート耐圧不良を招くという問題
があった。
本発明は、ゲート側壁を酸化せずにサイドウオール下の
酸化膜を補強し、良好なゲート耐圧が得られる、導電性
を持つサイドウオールをゲート電極に接続した構造のＬ
ＤＤ型ＭＯ５ＦＥＴの製造方法を提供することを目的と
する。
酸化膜を補強し、良好なゲート耐圧が得られる、導電性
を持つサイドウオールをゲート電極に接続した構造のＬ
ＤＤ型ＭＯ５ＦＥＴの製造方法を提供することを目的と
する。
上記目的を達成するために、ゲート電極を加工後ゲート
側壁部に耐酸化性膜を形成し、半導体基板表面を酸化し
、その後導電性を持つサイドウオ−ルを形成したもので
ある。
側壁部に耐酸化性膜を形成し、半導体基板表面を酸化し
、その後導電性を持つサイドウオ−ルを形成したもので
ある。
ゲート側壁に形成した耐酸化性膜は、半導体基板表面を
酸化する時、マスクとして作用する為ゲート側壁は酸化
されず、導電性のサイドウオールとゲート電極を接続す
ることができる。一方、サイドウオール下の酸化膜は酸
化工程によって補強される為、ゲート耐圧不良を起こす
ことがない。
酸化する時、マスクとして作用する為ゲート側壁は酸化
されず、導電性のサイドウオールとゲート電極を接続す
ることができる。一方、サイドウオール下の酸化膜は酸
化工程によって補強される為、ゲート耐圧不良を起こす
ことがない。
以下、本発明の一実施例を第１図〜第４図により説明す
る。まず、第１図に示す様にＰ型Ｓｉ基板７にゲート酸
化膜１を形成後、ポリＳｉ２゜ＣＶＤ５ｉＯｚ３を堆積
、加工してゲート電極を形成する。次にＣＶＤ５ｉａＮ
４ｔｌＡを堆積し、異方性エツチングを行なってゲート
側壁にのみ５ｉａＮ４膜４を形成する０次に熱酸化を行
って第２図に示す様にゲート酸化膜を補強する。この際
、−度ゲート電極下以外のゲート酸化膜を除去してから
酸化を行なっても良い０次に、熱リン酸処理を行ない５
ｉａＮａ膜４を除去し、第３図に示す様に薄い酸化膜５
を形成する。次にイオン打ち込みによって低濃度ドレイ
ン（ｎ−）層８を形成し、第４図に示す様にポリＳｉを
堆積し、異方性エツチングを行なってサイドウオール６
を形成する。次に、イオン打ち込みによって高濃度ドレ
イン（ｎ＋）層９を形成する。このとき、サイドウオー
ル６にもイオン打ち込みが行なわれるため導電性膜とな
る。以下、パッシベーション膜の形成、配線工程を行な
って導電性のサイドウオールを薄い抵抗を介してゲート
電極に接続した構造のＬＤＤ型ＭＯＳＦＥＴを得る。本
製造方法によれば、ゲート電極加工時に起こるサイドウ
オール下のゲート酸化膜のエツチングダメージや、酸化
膜厚の目減りを酸化工程により回復、補強できるため、
ゲート耐圧不良を起こすことが無い。
る。まず、第１図に示す様にＰ型Ｓｉ基板７にゲート酸
化膜１を形成後、ポリＳｉ２゜ＣＶＤ５ｉＯｚ３を堆積
、加工してゲート電極を形成する。次にＣＶＤ５ｉａＮ
４ｔｌＡを堆積し、異方性エツチングを行なってゲート
側壁にのみ５ｉａＮ４膜４を形成する０次に熱酸化を行
って第２図に示す様にゲート酸化膜を補強する。この際
、−度ゲート電極下以外のゲート酸化膜を除去してから
酸化を行なっても良い０次に、熱リン酸処理を行ない５
ｉａＮａ膜４を除去し、第３図に示す様に薄い酸化膜５
を形成する。次にイオン打ち込みによって低濃度ドレイ
ン（ｎ−）層８を形成し、第４図に示す様にポリＳｉを
堆積し、異方性エツチングを行なってサイドウオール６
を形成する。次に、イオン打ち込みによって高濃度ドレ
イン（ｎ＋）層９を形成する。このとき、サイドウオー
ル６にもイオン打ち込みが行なわれるため導電性膜とな
る。以下、パッシベーション膜の形成、配線工程を行な
って導電性のサイドウオールを薄い抵抗を介してゲート
電極に接続した構造のＬＤＤ型ＭＯＳＦＥＴを得る。本
製造方法によれば、ゲート電極加工時に起こるサイドウ
オール下のゲート酸化膜のエツチングダメージや、酸化
膜厚の目減りを酸化工程により回復、補強できるため、
ゲート耐圧不良を起こすことが無い。
なお、本実施例ではポリＳｉ単層のゲートに適用したも
のであるが、高融点金属を用いてシリサイド化した層を
設は低抵抗化を図った多層ゲート構造についてももちろ
ん適用できる。また、ゲート側壁に耐酸化マスクとして
用いたＣ Ｖ Ｄ 、Ｓ １３Ｎａ４の膜厚はほぼ堆積
時の膜厚で決まるが、厚くなる程５ｉａＮａ１９１直下
の、Ｓ ｉ表面が酸化しにくくなる。従って耐酸化マス
クとして機能する程度の膜厚とする必要がある。本実施
例ではＣＶ Ｄ Ｓ３．３Ｎ４を用いたが、プラズマＳ
ｉ３Ｎ４等、耐酸化マスクとして機能するものであれば
本発明に適用できる。
のであるが、高融点金属を用いてシリサイド化した層を
設は低抵抗化を図った多層ゲート構造についてももちろ
ん適用できる。また、ゲート側壁に耐酸化マスクとして
用いたＣ Ｖ Ｄ 、Ｓ １３Ｎａ４の膜厚はほぼ堆積
時の膜厚で決まるが、厚くなる程５ｉａＮａ１９１直下
の、Ｓ ｉ表面が酸化しにくくなる。従って耐酸化マス
クとして機能する程度の膜厚とする必要がある。本実施
例ではＣＶ Ｄ Ｓ３．３Ｎ４を用いたが、プラズマＳ
ｉ３Ｎ４等、耐酸化マスクとして機能するものであれば
本発明に適用できる。
また、本実施例では導電性を持つサイドウオールとゲー
ト電極の間に抵抗として用いる薄い酸化膜を形成したデ
バイス構造に本発明を適用したものであるが、導電性を
持つサイドウオールとゲート電極を直接接続させた構造
、つまり単にドレイン低濃度層にゲートをオーバーラツ
プさせた構造についても本発明を適用できる。また、本
実施例ではＮＭＯ８について本発明を適用したものであ
るがＰＭＯ３についても同様にして適用できる。
ト電極の間に抵抗として用いる薄い酸化膜を形成したデ
バイス構造に本発明を適用したものであるが、導電性を
持つサイドウオールとゲート電極を直接接続させた構造
、つまり単にドレイン低濃度層にゲートをオーバーラツ
プさせた構造についても本発明を適用できる。また、本
実施例ではＮＭＯ８について本発明を適用したものであ
るがＰＭＯ３についても同様にして適用できる。
本発明により導電性サイドウオールをゲート電極に接続
した構造のＬＤＤ型ＭＯ５ＦＩＥＴを製造すれば。
した構造のＬＤＤ型ＭＯ５ＦＩＥＴを製造すれば。
導電性サイドウオール下のゲート酸化膜が補強されるの
で、ゲート耐圧不良を起こすことがない。
で、ゲート耐圧不良を起こすことがない。
第１図〜第４図は本発明の一実施例を示す断面図である
。 １・・・ゲート酸化膜、２・・・ポリＳｉゲート電極、
３−ＣＶＤ５ｉＯｚ膜、４・・・ＣｖＤ８１３Ｎ４暎、
Ｓ・・薄い酸化膜、６・・・ポリＳｉサイドウオール、
７・・・Ｐ型Ｓｉ基板、８・・・ドレイン（ソース）低
不純物濃度層、９・・・ドレイン（ソース）高不純物濃
度層。
。 １・・・ゲート酸化膜、２・・・ポリＳｉゲート電極、
３−ＣＶＤ５ｉＯｚ膜、４・・・ＣｖＤ８１３Ｎ４暎、
Ｓ・・薄い酸化膜、６・・・ポリＳｉサイドウオール、
７・・・Ｐ型Ｓｉ基板、８・・・ドレイン（ソース）低
不純物濃度層、９・・・ドレイン（ソース）高不純物濃
度層。
Claims (1)
- １、半導体基板上にゲート酸化膜を形成する工程と、ゲ
ート酸化膜上にゲート電極を形成する工程と、耐酸化性
材料をゲート電極側壁に形成する工程と、上記耐酸化性
材料をマスクとして酸化を行なう工程と、ゲート電極を
マスクとしてイオン打ち込みを行ない、ソース・ドレイ
ン低不純物濃度領域を形成する工程と、導電体でサイド
ウォールを形成する工程と、ゲート電極、および上記サ
イドウォールをマスクとしてイオン打ち込みを行ない、
ソース・ドレイン高不純物濃度領域を形成する工程を有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16403889A JPH0330432A (ja) | 1989-06-28 | 1989-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16403889A JPH0330432A (ja) | 1989-06-28 | 1989-06-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0330432A true JPH0330432A (ja) | 1991-02-08 |
Family
ID=15785623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16403889A Pending JPH0330432A (ja) | 1989-06-28 | 1989-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0330432A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1020922A3 (en) * | 1998-12-28 | 2001-08-08 | Infineon Technologies North America Corp. | Insulated gate field effect transistor and method of manufacture thereof |
-
1989
- 1989-06-28 JP JP16403889A patent/JPH0330432A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1020922A3 (en) * | 1998-12-28 | 2001-08-08 | Infineon Technologies North America Corp. | Insulated gate field effect transistor and method of manufacture thereof |
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