JPH033050A - メモリプロテクト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、メモリプロテクト装置に関する。より詳細に
は、計算機のメモリに対する不正なアクセスにを防止す
るメモリプロテクト装置に関する。

従来の技術 従来のメモリプロテクト装置具備する計算機の構成を第
５図に示す。

第５図に示した計算機は、各種処理を行うＣＰＵ１と、
ＣＰＵＩの処理に伴うデータを保持するメモリ２と、メ
モリ２のアクセスを禁止゛した番地を記憶し、メモリ２
のその番地に対して不正なアクセスが行われたときに、
ＢＥＲＲ信号をアクティブにするプロテクト用メモリ３
と、ＣＰＵＩがメモリ２に対して行うアクセスを制御す
る制御回路５０とを具備する。ＣＰＵＩがメモリ２をア
クセスする場合、アドレスバスにアクセスする番地を出
力し、その番地の内容をデータバスを通じて読み出した
り、またはその番地に対して書き込みを行う。同時にＣ
ＰＵＩは、プロテクト用メモリ３に対して、メモリ２に
対するアクセスタイプ（命令の読み込み、オペランドの
読み込み、オペランドの書き込み）および実行中のプロ
グラムの実行レベルも出力する。アドレスバスの上位数
ピント、アクセスタイプおよび実行レベルからプロテク
ト用メモリ３は不正なアクセスを検出する。

制御回路５０は、ＣＰＵＩの出力するＢＣＹＳＴ（バス
サイクルがスタートすることを示す）信号と、Ｒ／Ｗ　
（メモリを読み出すサイクルか書き込むサイクルかを示
す）信号と、プロテクト用メモＵ　３の出力するＢＥＲ
Ｒ信号とを受けて、メモリ２１；ＷＥ倍信号、ＣＰＵＩ
にＷＡＩＴ（メモリ２への読み込みまたは書き込みが終
了するまでＣＰＵを峙たせる信号）を出力する。制御回
路５０から出力されるＷＥ倍信号アクティブになると、
メモリ２に書き込みが行われる。

第６図に、第５図に示した計算膜のメモリへの書き込み
時の動作タイミングを示す。アドレスバスの信号が確定
して、ｔＰＡ時間（プロテクト用メモリのアクセスタイ
ム）後にＢＥＲＲ信号が確定する。プロテクト機能のた
めには不正な書き込みに対してＷＥをアクティブにして
はいけないので、ＷＥの立ち上りはＢＥＲＲ信号が確定
してから、論理合成に必要な時間１．だけ遅れることに
なる。

発明が解決しようとする課題 上述した従来のメモリプロテクト装置は、データを書き
込み時に、プロテクト用メモリを読み出し、アクセスが
許可されるべきかどうかの判定が確定した後に書き込み
信号を出力する。そのため、本来の処理時間よりも、余
計な時間がかかるという欠点がある。

そこで、本発明の目的は、上記従来技術の問題点を解決
した書き込み処理を迅速に行うことが可能なメモリプロ
テクト装置を提供することにある。

課題を解決するための手段 本発明に従うと、計算機のメモリに対する不正なアクセ
スを防止する装置において、保護するメモリのアドレス
および不正なアクセスの種類を記憶する第１の記憶手段
と、メモリへ書き込まれるデータおよ°び該データが書
き込まれるアドレスを記憶する第２の記憶手段と、要求
されたアクセスが許されるかどうかを記憶する第３の記
憶手段とを具備し、前記メモリに対する不正な書き込み
が行われた場合、前記第２の記憶手段に記憶されたデー
タが前記メモリに書き込まれないように制御する制御手
段を具備することを特徴とするメモリプロテクト装置が
提供される。

作用 本発明のメモリプロテクト装置は、アクセスアドレスを
一旦専用の記憶手段に行い、その間に、プロテクト用メ
モリの読み出しを行う。従って、従来の装置のように、
プロテクト用メモリの読み出しを待つ必要がないので処
理速度が向上する。

以下、本発明を実施例により、さらに詳しく説明するが
、以下の開示は本発明の単なる実施例に過ぎず、本発明
の技術的範囲をなんら制限するものではない。

実施例１ 第１図に、本発明のメモリプロテクト装置の一実施例を
備えた計算機のブロック図を示す。

第１図に示した計算機は、各種処理を行うＣＰＵ１と、
ＣＰＵＩの処理に伴うデータを保持するメモリ２と、プ
ロテクト用メモリ３、ラッチ６．７．１２．１３、トラ
イステートバッファ８．１０．１１．１４、−数棟出回
路９および制御回路３９から構成されるメモリプロテク
ト装置を具備する。

プロテクト用メモリ３は、メモリ２のアクセスを禁止し
た番地を記憶し、メモリ２のその番地に対して不正なア
クセスが行われると、ＢＥＲＲ信号をアクティブにする
。ＣＰＵＩがメモリ２をアクセスする場合、アドレスバ
スにアクセスする番地を出力し、その番地の内容をデー
タバスを通じて読み出したり、またはその番地に対して
書き込みを行う。同時にＣＰＵ１は、プロテクト用メモ
リ３に対して、メモリ２に対するアクセスタイプおよび
実行中のプログラムの実行レベルも出力する。プロテク
ト用メモリ３は、アドレスバスの上位数ビット、アクセ
スタイプおよび実行レベルから不正なアクセスを検出す
る。

ＣＰＵ　ｌとメモリ２とは、制御回路３９で制御される
ラッチ６．７．１２．１３およびトライステートバッフ
ァ８．１Ｏ１１１，１４を介して接続されている。

制御回路３９は、ＣＰＵ　ｌの出力するＲ／Ｗ信号とＶ
Ａ倍信号プロテクト用メモリ３の出力するＢＥＲＲ信号
、クロック４の発するＣＫ倍信号よび比較器９の発する
信号Ｅを受けて、メモリ２にＷＥ倍信号よびＯＥ倍信号
、ラッチ６および１２に５ＢＴ１信号を、ラッチ７およ
び１１に５ＢＴ２信号を、トライステートバッファ８．
１０．１１．１４にそれぞれ制御信号Ａ、Ｄ、Ｃ，Ｂを
出力する。

Ｒ／Ｗ信号は、ＣＰＵＩが読み出し動作を行うとハイレ
ベルになり、書き込み動作をするときローレベルになる
。ＶＡ倍信号、ＣＰＵ１が有効な書き込みあるいは読み
出し動作を行うときにハイレベルになり、そうでないと
きにはローレベルになる。また、ＷＥ入力端子がハイレ
ベルのときに、メモリ２にデータが書き込まれ、ＯＥ入
力端子がハイレベルのときメモリ２からデータが読み出
される。

第２図に、本実施例の計算機の制御回路３９０回路図を
示す。本実施例の制御回路３９では、Ｒ／Ｗ信号は、イ
ンバータ１６．１８．２３、ＡＮＤゲート３２．３３．
３４に人力され、ＶＡ倍信号、インバータ１５、ＡＮＤ
ゲート２０．２４．３２．３３．３４に人力される。

また、ＣＫ倍信号インバータ１９．３５、ＡＮＤゲート
２１．０Ｒ−ＮＡＮＤ腹合ゲート２６．２７．０Ｒ−Ｎ
ＯＲ複合ゲート２８．２９に人力される。ＢＥＲＲ信号
は０Ｒ−ＮＡＮＤＩ合ゲート２６に人力され、Ｅ信号は
ＡＮＤゲート３０に人力される。インバータ１５および
１６の出力は、ＯＲゲート１７の人力となり、ＯＲゲー
ト１７の出力はＡＮＤゲート２２に入力される。インバ
ータ１８およびＩ９の出力はＶＡ倍信号ともにＡＮＤゲ
ート２０に人力され、ＡＮＤゲート２０の出力はＳＴＢ
１信号となって出力される。

インバータ２３の出力はＡＮＤゲート２４に人力され、
ＡＮＤゲート２４の出力は、インバータ２５に人力され
るどともに０Ｒ−ＮＡＮＤｆｆ１合ゲート２７に人力さ
れる。

０Ｒ−ＮＡＮＤ複合ゲート２６．２７．０Ｒ−ＮＯＲ′
ＤＬ合ゲート２８．２９を組み合わせた回路には、ＣＫ
倍信号ＢＥＲＲ信号、ＡＮＤゲート２４の出力およびイ
ンバータ２５の出力が人力され、その出力は、ＡＮＤゲ
ート２２およびＡＮＤＮ−ゲート３０力となる。ＡＮＤ
ゲート２２の出力は、へ信号となるとともに、ＡＮＤゲ
ート２１．３７、ＯＲゲート３６、インバータ３８を介
して０Ｒ−ＮＡＮＤｖｉ合’７’−）２７１：１ｍ入力
される。

ΔＮＤゲー）２１からはＳＴＢ２信号が出力される。Ａ
ＮＤゲート３０の出力はＡＮＤゲート３２およびインバ
ータ３１に入力され、ＡＮＤゲート３２の出力はＯＲゲ
ート３６に、インバータ３１の出力はＡＮＤゲート３３
に出力される。ＯＲゲート３６からはＢ信号が、ＡＮＤ
ゲート３３からはＯＥ倍信号、ＡＮＤゲート３４からは
Ｃ，Ｄ信号が、ＡＮＤゲート３７からはＷＥ倍信号それ
ぞれ出力される。

以下、上記の本発明のメモリプロテクト装置を備える計
算機の動作を説明する。

まず、ＣＰＵ１のバスサイクルインターフェースについ
て説明する。本実施例の計算機では、ＣＰＵ１のバスサ
イクルのタイミングはクロック入力端子に入るＣＫ倍信
号よって制御される。すなわち、ＣＫ倍信号ハイレベル
になると、それまで行われていたバスサイクルは終了し
、次のバスサイクルが始まる。ＣＰＵＩの出力するアド
レス、データ、Ｒ／Ｗ信号、ＶＡ倍信号アクセスタイプ
、実行レベルは、ＣＫ倍信号立ち上がって一定時間後か
ら次にＣＫ倍信号立ち上るまでの間有効な値であること
が保証される。

また、読み出し時のデータとＢＥＲＲ信号は、バスサイ
クルの終りのＣＫ倍信号立ち上りで取り込まれる。

以下、ライトサイクルの動作を説明する。

ＣＰＵ　ｌがライトサイクルで、アドレスとデータを出
力し、Ｒ／Ｗ＝Ｏ１ＶＡ＝１１．：すルト、ＣＫ倍信号
０のときＳＴＢ　１信号がアクティブになり、ラッチ６
．１２にアドレスとデータが記憶される。同時に、プロ
テクト用メモリ３には、実行しベル、アクセスタイプ、
アドレスバスの上位数ビットが出力される。プロテクト
用メモリ３は、これらの信号と、記憶しているメモリ２
のアクセスを禁止した番地とを比較し、禁止されたアク
セスの場合にはＢＥＲＲ信号をハイレベルにする。

ＢＥＲＲ信号がローレベルであれば、そのことが制御回
路３９に記憶される。次のサイクルがリードサイクルで
あるときには、ラッチに蓄えられた書き込みデータはそ
のままにして、トライステートバッファ１０．１１を駆
動状態にし、メモリの読み出しが行われる。ラッチに蓄
えられたデータの書き込みは、次の書き込みサイクルに
行われる。このサイクルでは、まず、ＣＫが１になると
、データラッチ６．１２に蓄えられたデータは、データ
ラッチ７．１３に移されると同時に、トライステートバ
ッファ８．１４が駆動状態となり、メモリ２に入力され
る。続いてＣＫが０になると、ＣＰＵＩの出力するアド
レスとデータは、ラッチ６．１２に蓄えられ、ＷＥ倍信
号１になり、メモリ２に書き込みが行われる。

データラッチには書き込まれたが、メモリ２には書き込
まれていないデータをＣＰＵＩが読み出そうとした時に
は、−数構出回路９がそれを検出し、メモリ２のデータ
ではなく、データラッチのテ゛−夕をＣＰＵ　ｌに読み
出させる。

ＢＥＲＲ信号がハイレベルのときは、制御回路３９は、
データラッチからメモリ２へのデータ書き込みを行わな
いように制御し、不正な書き込みによるデータの破壊を
防ぐ。

以上のように、本発明の計算機のメモリ回路では、メモ
リ２に書き込むデータを一旦データラッチ６．１２に蓄
えることにより、プロテクト用メモリ３のデータを読み
出す待ち時間をなくし、高速な処理を可能にしたもので
ある。

実施例２ 第３図に、本発明のメモリプロテクト装置の第２の実施
例を具備する計算機のブロック図を示す。

本実施例のメモリプロテクト装置は、データラッチ６．
７．１２．１３とトライステートバッファ８．１４と並
列に接続されたキャッシュメモリ４０を付加した構成と
なっている点が、実施例１の装置と主に異なる。

本実施例の装置では、データラッチ６．７．１２．１３
およびトライステートバッファ８．１４を、キャッシュ
メモリ４０のライトスルー動作にライトバッファとして
も利用できる利点がある。すなわち、ＣＰＵ　１が、デ
ータをメモリ２に書き込むとき、データラッチ６．１２
が、−旦、そのアドレスとデータを受は取り、メモリ２
に渡すことによって、アクセスタイムの長いメモリに対
しても、ＣＰＵ１は短いライトサイクルで済ますことが
できる。

他の動作は、実施例１の場合と全く等しいので説明を省
略する。

実施例３ 第４図に、本発明のメモリプロテクト装置の第３の実施
例を備える計算機のブロック図を示す。

本実施例のメモリプロテクト装置は、プロテクト用メモ
リ３、制御回路３９およびコピーバック方式のキャッシ
ュメモリ４１から構成される。

コピーバック方式のキャッシュメモリ４１は、ＣＰＵＩ
からデータ書き込みが行われても、すぐにはメモリ２に
書き込まない。従って、許されない書き込＾が行われ、
プロテクト用メモリ３がＢＥＲＲ信号をハイレベルにす
ると、制御回路３９はメモリ２に対して書き込みが行わ
れないようにする。

本実施例の装置では、キャッシュメモリと本発明のメモ
リプロテクト装置とで共用できる回路が多いので、全体
として少ない回路で構成できる利点がある。

発明の詳細 な説明したように、本発明のメモリプロテクト装置は、
データの書き込みを、−旦、専用の記憶手段に対し行う
。そのため、プロテクト用メモリの読み出しとデータの
書き込みとを同時に行っても、不正な書き込みは、専用
のラッチからメモリへの書き込みを中止することにより
、防ぐことができる。従って、メモリライトサイクルを
高速に行うことができる効果がある。

【図面の簡単な説明】

第１図は、本発明のメモリプロテクト装置の一例を具備
する計算機のブロック図であり、第２図は、第１図の装
置の制御回路の一例のブロック図であり、 第３図は、本発明のメモリプロテクト装置の他の実施例
を具備する計算機のブロック図であり、第４図は、本発
明のメモリプロテクト装置のさらに他の実施例を具備す
る計算機のブロック図であり、 第５図は、従来のメモリプロテクト装置を具備する計算
機のブロック図であり、 第６図は、第５図の計算機の動作タイミングを示した図
である。 〔主な参照番号〕 ｌ・・・ＣＰＵ、　　　２・・・メモリ、３・・・プロ
テクト用メモリ、 ４・・・クロック発生回路、 ６．７・・・アドレスラッチ、 ９・・・−数構出回路、 １０、１１・・・トライステートバッファ、１２、１３
・・・データラッチ、 １４・・・トライステートバッファ、 １５、１６．１ｇ、　１９．２３．２５．２７．３１．
３５．３８・インバータ、 １７、　３６・　・　・ＯＲゲート、 ２０、２１．２２．２４．３０．３２．３３．３４．３
７ＡＮＤゲート、 ２６、２７・・・複合ゲート（ＯＲ−ＮＡＮＤ）、２８
、２９・・・複合ゲート　（ＯＲ−ＮＯＲ）、３９、５
０・・・制御回路、 ４０、４１・・・キャッシュメモリ。

Claims (1)

【特許請求の範囲】
1. 計算機のメモリに対する不正なアクセスを防止する装置
   において、保護するメモリのアドレスおよび不正なアク
   セスの種類を記憶する第１の記憶手段と、メモリへ書き
   込まれるデータおよび該データが書き込まれるアドレス
   を記憶する第２の記憶手段と、要求されたアクセスが許
   されるかどうかを記憶する第３の記憶手段とを具備し、
   前記メモリに対する不正な書き込みが行われた場合、前
   記第２の記憶手段に記憶されたデータが前記メモリに書
   き込まれないように制御する制御手段を具備することを
   特徴とするメモリプロテクト装置。