JPS615348A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS615348A JPS615348A JP12255384A JP12255384A JPS615348A JP S615348 A JPS615348 A JP S615348A JP 12255384 A JP12255384 A JP 12255384A JP 12255384 A JP12255384 A JP 12255384A JP S615348 A JPS615348 A JP S615348A
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- JP
- Japan
- Prior art keywords
- memory request
- circuit
- microprocessor
- area
- output
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、水平型マイクロプロセッサと垂直型マイクロ
プロセッサとからなる情報処理システムにおける水平型
マイクロブーセッサからなる情報処理装置に関するもの
である。
プロセッサとからなる情報処理システムにおける水平型
マイクロブーセッサからなる情報処理装置に関するもの
である。
水平型マイクロプロセッサと垂直型マイクロプロセッサ
とを用いた情報処理システムが処理を高速に行うために
盛んに用いられている。此の情報処理システムは第２図
に余すようになっており、゛水平型マイクロプロセッサ
１はメモリ２の命令の処理を高速に行い、垂、直型マイ
〉ロプロセンサ３は、入出力装置群の動作及び水平型プ
ロセッサの動作を管理している。 ゛水平
型マイクロプロセッサ１での命令処理でメモリ２をアク
セスする際に、アドレスオーバ等が発生するとマイクロ
割込みが発生する。マ身りロ割込みは、それぞにの割込
み原因に従った固定番地へ割込んで処理が行われる。従
って、割込み処理終了後に復帰すべきマイクロ命令の番
地を記憶 、−しておくバッファレジスタが必要
となる。
とを用いた情報処理システムが処理を高速に行うために
盛んに用いられている。此の情報処理システムは第２図
に余すようになっており、゛水平型マイクロプロセッサ
１はメモリ２の命令の処理を高速に行い、垂、直型マイ
〉ロプロセンサ３は、入出力装置群の動作及び水平型プ
ロセッサの動作を管理している。 ゛水平
型マイクロプロセッサ１での命令処理でメモリ２をアク
セスする際に、アドレスオーバ等が発生するとマイクロ
割込みが発生する。マ身りロ割込みは、それぞにの割込
み原因に従った固定番地へ割込んで処理が行われる。従
って、割込み処理終了後に復帰すべきマイクロ命令の番
地を記憶 、−しておくバッファレジスタが必要
となる。
ところが、一般に水平型マイクロプロセッサはメモリリ
クエストによって上記したバッファレジスタの番地をセ
ットするものである。従って割込み処理中に、メモリリ
クエストを行うと、上記バファレジスタの割込み終了後
の復帰すべきマイクロ命令の番地が破壊されることとな
る。そのため水平型マイクロプロセッサは割込み処理中
にメモリリクエストを行えず、メモリリクエストが必要
な割込み処理は、垂直型マイクロプロセッサ３に処理を
依頼しなければならない。従って、水平型マイクロプロ
セッサの効率が悪く改善が要望され ゛ている。
クエストによって上記したバッファレジスタの番地をセ
ットするものである。従って割込み処理中に、メモリリ
クエストを行うと、上記バファレジスタの割込み終了後
の復帰すべきマイクロ命令の番地が破壊されることとな
る。そのため水平型マイクロプロセッサは割込み処理中
にメモリリクエストを行えず、メモリリクエストが必要
な割込み処理は、垂直型マイクロプロセッサ３に処理を
依頼しなければならない。従って、水平型マイクロプロ
セッサの効率が悪く改善が要望され ゛ている。
従来の水平型マイクロプロセッサを第３図を用いて説明
する。第３図は水平型マイクロプロセッサのマイクロ命
令シーケンス回路図である。マイクロ命令レジスタ１０
は、制御記憶部（コントロールストレジ）１１から取出
すマイクロ命令を格納し、図に示すように次アドレス格
納域１０−１と分岐命令域１０−２とマルチプレクサ状
態域１０−３とメモリリクエスト状態域１０−４とで構
成されている。
する。第３図は水平型マイクロプロセッサのマイクロ命
令シーケンス回路図である。マイクロ命令レジスタ１０
は、制御記憶部（コントロールストレジ）１１から取出
すマイクロ命令を格納し、図に示すように次アドレス格
納域１０−１と分岐命令域１０−２とマルチプレクサ状
態域１０−３とメモリリクエスト状態域１０−４とで構
成されている。
バッファレジスタ１２は、メモリリクエスト状態域１０
−４がリクエスト状態であるとき入力される番地（アド
レス）を格納する働きをする。マルチプレクサ１３は、
マルチプレクサ状態域１０−３によって入力を選択する
動作を行う。固定番地発生回路１４はマイクロ割込み発
生原因別に固定番地を発生する機能をもっている。
−４がリクエスト状態であるとき入力される番地（アド
レス）を格納する働きをする。マルチプレクサ１３は、
マルチプレクサ状態域１０−３によって入力を選択する
動作を行う。固定番地発生回路１４はマイクロ割込み発
生原因別に固定番地を発生する機能をもっている。
以下、動作を説明する。制御記憶部１１からマイクロ命
令がマイクロ命令レジスタ１０にセットされる。マイク
ロ命令レジスタ１０の次アドレス格納域１０−１を除い
た域１０−２乃至１０−４端各種のハードウェアの制御
を行う。即ちマルチプレクサ状態域１０−３はマルチプ
レクサ１３を制御し、メモリリクエスト状態域１０−４
はバッファレジスタ１２の番地格納を制御する。次アド
レス格納域１０−１の次アドレスは、マルチプレクサ１
３を介して制御記憶部１１から次アドレスのマイクロ命
令を順次マイクロ命令レジスタ１０に呼出して処理を行
う。
令がマイクロ命令レジスタ１０にセットされる。マイク
ロ命令レジスタ１０の次アドレス格納域１０−１を除い
た域１０−２乃至１０−４端各種のハードウェアの制御
を行う。即ちマルチプレクサ状態域１０−３はマルチプ
レクサ１３を制御し、メモリリクエスト状態域１０−４
はバッファレジスタ１２の番地格納を制御する。次アド
レス格納域１０−１の次アドレスは、マルチプレクサ１
３を介して制御記憶部１１から次アドレスのマイクロ命
令を順次マイクロ命令レジスタ１０に呼出して処理を行
う。
従来の装置は上記したように、割込み発生は必ずメモリ
リクエストであると云った観点から構成され、割込み発
生原因１４−１が生じると固定番地発生回路１４はそれ
ぞれの原因別の固定番地を出力する。この時マルチプレ
クサ１３は固定番地を出力し制御記憶部を検索する。ま
たバッファレジスタ１２は割込みが発生した命令の次に
実行しすべき命令の番地を、割込み処理が終了するとマ
ルチプレクサ１３はバッファレジスタ１２のアドレスを
出力して割込みからの復帰アドレスを出力する。従うて
、割込み発生中にメモリリクエストすると復帰アドレス
が破壊されることとなる。
リクエストであると云った観点から構成され、割込み発
生原因１４−１が生じると固定番地発生回路１４はそれ
ぞれの原因別の固定番地を出力する。この時マルチプレ
クサ１３は固定番地を出力し制御記憶部を検索する。ま
たバッファレジスタ１２は割込みが発生した命令の次に
実行しすべき命令の番地を、割込み処理が終了するとマ
ルチプレクサ１３はバッファレジスタ１２のアドレスを
出力して割込みからの復帰アドレスを出力する。従うて
、割込み発生中にメモリリクエストすると復帰アドレス
が破壊されることとなる。
上記の構成のものは、割込み中にメモリリクエストが行
えず、垂直型マイクロブスセッサに処理を依頼すること
となり、水平型マイクロプロセッサの効率が悪いと云っ
た問題がある。
えず、垂直型マイクロブスセッサに処理を依頼すること
となり、水平型マイクロプロセッサの効率が悪いと云っ
た問題がある。
本発明は、上記問題点を解決した情報処理装置を提供す
るもので、その手段は、割込みからの復帰アドレスを格
納するバッファレジスタを有し該バッファレジスタへの
セットをマイクロ命令のメモリリクエストによって行う
水平型マイクロプロセッサにおいて、該水平型マイクロ
プロセッサのマイクロ命令レジスタの前記メモリリクエ
スト域外に前記セットを抑止する命令を格納し、該抑止
命令によって前記メモリリクエストによる前記セットを
抑止する情報処理装置に依ってなされる。
るもので、その手段は、割込みからの復帰アドレスを格
納するバッファレジスタを有し該バッファレジスタへの
セットをマイクロ命令のメモリリクエストによって行う
水平型マイクロプロセッサにおいて、該水平型マイクロ
プロセッサのマイクロ命令レジスタの前記メモリリクエ
スト域外に前記セットを抑止する命令を格納し、該抑止
命令によって前記メモリリクエストによる前記セットを
抑止する情報処理装置に依ってなされる。
水平型マイクプロセッサのマイクロ命令レジスタのメモ
リリクエスト域外に、割込みからの復帰アドレスを格納
するバッファレジスタのメモリリクエストによるセット
を抑止するのである。
リリクエスト域外に、割込みからの復帰アドレスを格納
するバッファレジスタのメモリリクエストによるセット
を抑止するのである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図に本発明の一実施例の要部構成図を示す。
なお、全図を通じて同一個所は同符号を用いる。
本実施例の第３図とことなる部分は、図中の一点鎖線に
て囲まれた部分のみが異なり、此の部分の説明をする。
て囲まれた部分のみが異なり、此の部分の説明をする。
本発明の特徴の一つは、メモリリクエストによる抑止命
令をマルチプレクサ状態域１０−３に設けた点である。
令をマルチプレクサ状態域１０−３に設けた点である。
即ちメモリリクエスト状態域１０−４には、リクエスト
を行う要因が複数、例えば第１オペランド、第２オペラ
ンド又リード、ライト命令があり、此等複数の要因にそ
れぞれセット許可とセット抑止を付けることは、それだ
け煩雑となるばかりで無く、所要とするメモリリクエス
ト状態域１０−４が大きくなると云ったことから、マル
チプレクサ状態域１０−３に１ビツトの抑止域を設ける
。
を行う要因が複数、例えば第１オペランド、第２オペラ
ンド又リード、ライト命令があり、此等複数の要因にそ
れぞれセット許可とセット抑止を付けることは、それだ
け煩雑となるばかりで無く、所要とするメモリリクエス
ト状態域１０−４が大きくなると云ったことから、マル
チプレクサ状態域１０−３に１ビツトの抑止域を設ける
。
マルチプレクサ状態域１０−３の抑止域にデコード回路
１５−１、とメモリリクエスト状態域にデコード回路１
５−２とを接続し、抑止状態とメモリリクエスト状態で
ある際に、各デコード回路１５−１．１５−２が例えば
論理値“１°を出力するようにしである。
１５−１、とメモリリクエスト状態域にデコード回路１
５−２とを接続し、抑止状態とメモリリクエスト状態で
ある際に、各デコード回路１５−１．１５−２が例えば
論理値“１°を出力するようにしである。
デコード回路１５−１の出力をインバート回路１５−３
にて反転し、抑止状態にある時に論理値“０”としてア
ンド回路１５−４の一人力とし、他の入力をデコード回
路１５−２０出を力となし、アンド回路１５−４の出力
によってバッファレジスタ１２のセット作動を制御する
。
にて反転し、抑止状態にある時に論理値“０”としてア
ンド回路１５−４の一人力とし、他の入力をデコード回
路１５−２０出を力となし、アンド回路１５−４の出力
によってバッファレジスタ１２のセット作動を制御する
。
即ち、割込み発生中にメモリリクエストを行う場合には
、抑止域を割込み処理中の他のマイクロ命令レジスタの
抑止域で論理値“１”とし、割込み中のメモリリクエス
トによるアンド回路’１５−４の出力を論理値“０′
とすることに依ってメモリリクエストによるバッファレ
ジスタ１２の番地書き替えを抑止することとなる。
、抑止域を割込み処理中の他のマイクロ命令レジスタの
抑止域で論理値“１”とし、割込み中のメモリリクエス
トによるアンド回路’１５−４の出力を論理値“０′
とすることに依ってメモリリクエストによるバッファレ
ジスタ１２の番地書き替えを抑止することとなる。
以上説明したように本発明によれば、割込み処理中にメ
モリリクエストの行える水平型マイクロプロセッサとな
り、水平型マイクロプロセッサを含む情報処理装置の処
理速度を向上する上で効果の大なるものとなる。
モリリクエストの行える水平型マイクロプロセッサとな
り、水平型マイクロプロセッサを含む情報処理装置の処
理速度を向上する上で効果の大なるものとなる。
第１図は本発明の一実施例の要部構成図、第２図は水平
型マイクロプスセソサの情報処理システム構成図、 第３図は従来の水平型マイクロプロセッサのマイクロ命
令シーケンス回路図である。 図において、１は水平型マイクロプロセッサ、３は垂直
型マイクロプロセッサ、１０はマイクロ命令レジスタ、
１２はバッファレジスタをそれぞれ示す。 第１図 第２図 第３図
型マイクロプスセソサの情報処理システム構成図、 第３図は従来の水平型マイクロプロセッサのマイクロ命
令シーケンス回路図である。 図において、１は水平型マイクロプロセッサ、３は垂直
型マイクロプロセッサ、１０はマイクロ命令レジスタ、
１２はバッファレジスタをそれぞれ示す。 第１図 第２図 第３図
Claims (1)
- 割り込みからの復帰アドレスを格納するバッファレジス
タを有し該バッファレジスタへのセットをマイクロ命令
のメモリリクエストによって行う水平型マイクロプロセ
ッサにおいて、該水平型マイクロプロセッサのマイクロ
命令レジスタの前記メモリリクエスト域外に前記セット
を抑止する命令を格納し、該抑止命令によって前記メモ
リリクエストによる前記セットを抑止することを特徴と
する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59122553A JPH0646380B2 (ja) | 1984-06-13 | 1984-06-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59122553A JPH0646380B2 (ja) | 1984-06-13 | 1984-06-13 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615348A true JPS615348A (ja) | 1986-01-11 |
| JPH0646380B2 JPH0646380B2 (ja) | 1994-06-15 |
Family
ID=14838723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59122553A Expired - Lifetime JPH0646380B2 (ja) | 1984-06-13 | 1984-06-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646380B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1024078A2 (en) | 1999-01-27 | 2000-08-02 | Shimano Inc. | Indicator unit for a bicycle shift control device |
| US6295888B1 (en) * | 1999-02-16 | 2001-10-02 | Shimano Inc. | Gear indicator for a bicycle |
| US6332373B1 (en) * | 1999-02-16 | 2001-12-25 | Shimano Inc. | Gear indicator holder for a bicycle |
| US6453766B1 (en) | 1998-11-20 | 2002-09-24 | Shimano, Inc. | Force transfer mechanism for a bicycle transmission control cable |
| US6487928B2 (en) | 1999-02-16 | 2002-12-03 | Shimano Inc. | Shift operating device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5362440A (en) * | 1976-11-16 | 1978-06-03 | Nec Corp | Interruption controller |
-
1984
- 1984-06-13 JP JP59122553A patent/JPH0646380B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5362440A (en) * | 1976-11-16 | 1978-06-03 | Nec Corp | Interruption controller |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6453766B1 (en) | 1998-11-20 | 2002-09-24 | Shimano, Inc. | Force transfer mechanism for a bicycle transmission control cable |
| EP1024078A2 (en) | 1999-01-27 | 2000-08-02 | Shimano Inc. | Indicator unit for a bicycle shift control device |
| US6199446B1 (en) | 1999-01-27 | 2001-03-13 | Shimano, Inc. | Indicator unit for a bicycle shift control device |
| US6763740B1 (en) | 1999-01-27 | 2004-07-20 | Shimano, Inc. | Bicycle device with a break-away attachment for a connecting cable |
| US6295888B1 (en) * | 1999-02-16 | 2001-10-02 | Shimano Inc. | Gear indicator for a bicycle |
| US6332373B1 (en) * | 1999-02-16 | 2001-12-25 | Shimano Inc. | Gear indicator holder for a bicycle |
| US6370981B2 (en) | 1999-02-16 | 2002-04-16 | Shimano Inc. | Gear indicator for a bicycle |
| US6431020B2 (en) | 1999-02-16 | 2002-08-13 | Shimano Inc. | Method of supporting gear indicators for a bicycle |
| US6487928B2 (en) | 1999-02-16 | 2002-12-03 | Shimano Inc. | Shift operating device |
| US6647824B2 (en) | 1999-02-16 | 2003-11-18 | Shimano Inc. | Gear indicator for a bicycle |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646380B2 (ja) | 1994-06-15 |
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