JPH0330987B2 - - Google Patents
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- JPH0330987B2 JPH0330987B2 JP58157886A JP15788683A JPH0330987B2 JP H0330987 B2 JPH0330987 B2 JP H0330987B2 JP 58157886 A JP58157886 A JP 58157886A JP 15788683 A JP15788683 A JP 15788683A JP H0330987 B2 JPH0330987 B2 JP H0330987B2
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- JP
- Japan
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- semiconductor chip
- film
- finger
- bonding
- substrate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/0711—Apparatus therefor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/077—Connecting of TAB connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、例えばポリイミドフイルムに設けた
デバイスホールにICチツプ等の半導体チツプを
組込むフイルムキヤリア方式を用いた半導体チツ
プの実装方法に関するものである。
デバイスホールにICチツプ等の半導体チツプを
組込むフイルムキヤリア方式を用いた半導体チツ
プの実装方法に関するものである。
（従来技術）
第１図は、従来のフイルムキヤリア方式による
アウターボンデイング前、換言すると、ボンデイ
ング法を用いて基板上に組込み実装する前の半導
体チツプの状態を示す図で、同図ａはその正面
図、同図ｂはその断面図である。図中１はICチ
ツプ等の半導体チツプであり、２は銅箔で形成さ
れ、その先端にフインガー２ａを有するフインガ
ーリードであり、更に、３は前記フインガーリー
ド２を形成したポリイミドフイルムであつて、例
えば前記フインガー２ａのピツチの乱れ、所謂バ
ラケの状態になるのを防いでいる。
アウターボンデイング前、換言すると、ボンデイ
ング法を用いて基板上に組込み実装する前の半導
体チツプの状態を示す図で、同図ａはその正面
図、同図ｂはその断面図である。図中１はICチ
ツプ等の半導体チツプであり、２は銅箔で形成さ
れ、その先端にフインガー２ａを有するフインガ
ーリードであり、更に、３は前記フインガーリー
ド２を形成したポリイミドフイルムであつて、例
えば前記フインガー２ａのピツチの乱れ、所謂バ
ラケの状態になるのを防いでいる。
第２図、第３図は、前記第１図で示した状態に
形成した半導体チツプを、アウターボンデイング
によつて基板に組込み実装した場合の状態図で、
図中、４は接続パターン（ボンデイングパター
ン）４ａと配線パターン４a′とをその表面に形成
した基板であり、矢印はフインガー２ａと接続パ
ターン４ａとのボンデイング位置を示している。
なお、前記配線パターン４a′は、基板の実装密度
を向上させる為に採用される構成であつて、半導
体チツプの実装部分に形成されている。
形成した半導体チツプを、アウターボンデイング
によつて基板に組込み実装した場合の状態図で、
図中、４は接続パターン（ボンデイングパター
ン）４ａと配線パターン４a′とをその表面に形成
した基板であり、矢印はフインガー２ａと接続パ
ターン４ａとのボンデイング位置を示している。
なお、前記配線パターン４a′は、基板の実装密度
を向上させる為に採用される構成であつて、半導
体チツプの実装部分に形成されている。
ここで、第１図で示す半導体チツプを、アウタ
ーボンデイングによつて基板上に組込み実装した
状態を示す第２図、第３図をみると、第２図で
は、ポリイミドフイルム３に形成されたフインガ
ーリード２の部分と基板４に形成された配線パタ
ーン４a′との間隙が充分に確保されておらず、
又、第３図では、フインガーリード２が配線パタ
ーン４a′と接触しているのが理解される。したが
つて、第１図に示す状態の半導体チツプでは、ボ
ンデイング加工等の際、フインガーリードと配線
パターンとが接し、最悪で第３図の如き状態にな
る恐れがあつた。更に述べれば、前記接触する配
線パターンがそのフインガーリードが本来接続さ
れるべき接続パターンであれば影響は出ないが、
そのパターンの種類が異なるとシヨートし、した
がつて、所望の特性が得られなくなる恐れがあ
り、半導体チツプの実装面上にパターン形成し、
実用に供することは困難であつた。又、半導体チ
ツプのフインガーリードについては、その長さが
短い為、基板への実装に用いるアウターボンデイ
ング加工を行うと、その際リフローした熱は半導
体チツプ１とフインガーリード２との接続部、す
なわち、インナーボンデイング部に伝わり、ボン
デイング剥れが生じる恐れがあり、したがつて、
接続の信頼性の低下を招き、歩留りが低下する等
の問題点があつた。
ーボンデイングによつて基板上に組込み実装した
状態を示す第２図、第３図をみると、第２図で
は、ポリイミドフイルム３に形成されたフインガ
ーリード２の部分と基板４に形成された配線パタ
ーン４a′との間隙が充分に確保されておらず、
又、第３図では、フインガーリード２が配線パタ
ーン４a′と接触しているのが理解される。したが
つて、第１図に示す状態の半導体チツプでは、ボ
ンデイング加工等の際、フインガーリードと配線
パターンとが接し、最悪で第３図の如き状態にな
る恐れがあつた。更に述べれば、前記接触する配
線パターンがそのフインガーリードが本来接続さ
れるべき接続パターンであれば影響は出ないが、
そのパターンの種類が異なるとシヨートし、した
がつて、所望の特性が得られなくなる恐れがあ
り、半導体チツプの実装面上にパターン形成し、
実用に供することは困難であつた。又、半導体チ
ツプのフインガーリードについては、その長さが
短い為、基板への実装に用いるアウターボンデイ
ング加工を行うと、その際リフローした熱は半導
体チツプ１とフインガーリード２との接続部、す
なわち、インナーボンデイング部に伝わり、ボン
デイング剥れが生じる恐れがあり、したがつて、
接続の信頼性の低下を招き、歩留りが低下する等
の問題点があつた。
なお、前記ボンデイング剥れを防ぐには、フイ
ンガー部分を長くすることも考えられるが、この
場合には、取り扱いにおいてフインガー部分にバ
ラケの状態が起きて基板上の配線パターンとの位
置合せが困難になつたり、あるいはアウターボン
デイングの際、そのボンデイングツールとの接触
時に位置ずれが発生し易くなる問題が生じる。
ンガー部分を長くすることも考えられるが、この
場合には、取り扱いにおいてフインガー部分にバ
ラケの状態が起きて基板上の配線パターンとの位
置合せが困難になつたり、あるいはアウターボン
デイングの際、そのボンデイングツールとの接触
時に位置ずれが発生し易くなる問題が生じる。
（発明の目的）
本発明はこのような点を考慮してなされたもの
であつて、ポリイミドフイルムに形成したフイン
ガーリードと基板に形成した配線パターンとのシ
ヨートの恐れを除去し、それとともに半導体チツ
プの実装密度の向上の得られるフイルムキヤリア
方式を用いた半導体チツプの実装方法を提供する
ことを目的とする。
であつて、ポリイミドフイルムに形成したフイン
ガーリードと基板に形成した配線パターンとのシ
ヨートの恐れを除去し、それとともに半導体チツ
プの実装密度の向上の得られるフイルムキヤリア
方式を用いた半導体チツプの実装方法を提供する
ことを目的とする。
（発明の構成）
すなわち、本発明は上記目的を達成する為に、
半導体チツプ両端に接続するフインガーリードを
２段階設置したポリイミドフイルム上に形成し、
該形成した半導体チツプの基板への実装は、両者
の間で十分な空間が形成出来るようにフインガー
リードをボンデイングすることにより行う構成と
したものである。以下、図面を用いて本発明を詳
細に説明する。
半導体チツプ両端に接続するフインガーリードを
２段階設置したポリイミドフイルム上に形成し、
該形成した半導体チツプの基板への実装は、両者
の間で十分な空間が形成出来るようにフインガー
リードをボンデイングすることにより行う構成と
したものである。以下、図面を用いて本発明を詳
細に説明する。
（発明の実施例）
第４図、第５図は、本発明に係る実装方法を説
明する図で、第４図はフイルムキヤリア方式によ
るアウターボンデイング前、すなわち、基板上に
組込み実装される前の半導体チツプの状態を示す
図で、同図ａはその正面図、同図ｂはその断面図
である。又、第５図は前記第４図で示した状態の
半導体チツプをアウターボンデイングにより基板
に組込み実装した場合の状態図である。図中、第
１図、第２図で示した従来の構成と異なるのは、
半導体チツプ１からのフインガーリード２を長く
形成し、しかも、途中２段のポリイミドフイル
ム、即ち中間フイルム３ａ、終端フイルム３ｂを
形成した構成である。更に、前記フインガーリー
ド２は、中間フイルム３ａでそのピツチ、パター
ン等の変更を施し、終端フイルム３ｂで基板４上
のボンデイングピツチ、換言すると接続パターン
４ａのピツチと同一（図示せず）になるように形
成されている。又、接続パターン４ａと配線パタ
ーン４a′との距離も従来のそれと較べて広くする
ことが可能である。
明する図で、第４図はフイルムキヤリア方式によ
るアウターボンデイング前、すなわち、基板上に
組込み実装される前の半導体チツプの状態を示す
図で、同図ａはその正面図、同図ｂはその断面図
である。又、第５図は前記第４図で示した状態の
半導体チツプをアウターボンデイングにより基板
に組込み実装した場合の状態図である。図中、第
１図、第２図で示した従来の構成と異なるのは、
半導体チツプ１からのフインガーリード２を長く
形成し、しかも、途中２段のポリイミドフイル
ム、即ち中間フイルム３ａ、終端フイルム３ｂを
形成した構成である。更に、前記フインガーリー
ド２は、中間フイルム３ａでそのピツチ、パター
ン等の変更を施し、終端フイルム３ｂで基板４上
のボンデイングピツチ、換言すると接続パターン
４ａのピツチと同一（図示せず）になるように形
成されている。又、接続パターン４ａと配線パタ
ーン４a′との距離も従来のそれと較べて広くする
ことが可能である。
以上、第４図で示した構成の半導体チツプを、
ボンデイング法により基板に組込み実装したのが
第５図である。即ち、フインガーリード２を形成
したポリイミドフイルムとして中間フイルム３
ａ、終端フイルム３ｂを設ける。これら中間フイ
ルム３ａ、終端フイルム３ｂとの間で、フインガ
ーリード２の立上り部を形成する。この立上り部
を形成することにより、半導体チツプ１と基板４
との間に充分な空間を確保することができる。こ
の立上り部の形成は、フイルム上に搭載された半
導体チツプの打ち抜き時に同時に行えるので、特
に工数の増加という問題は生じない。
ボンデイング法により基板に組込み実装したのが
第５図である。即ち、フインガーリード２を形成
したポリイミドフイルムとして中間フイルム３
ａ、終端フイルム３ｂを設ける。これら中間フイ
ルム３ａ、終端フイルム３ｂとの間で、フインガ
ーリード２の立上り部を形成する。この立上り部
を形成することにより、半導体チツプ１と基板４
との間に充分な空間を確保することができる。こ
の立上り部の形成は、フイルム上に搭載された半
導体チツプの打ち抜き時に同時に行えるので、特
に工数の増加という問題は生じない。
この後、半導体チツプ１に、その表面保護、絶
縁確保等の為に、例えばシリコン樹脂を用いてそ
の全体をコーテイングする。このコーテイング加
工には脱泡技術が用いられ、これにより前記半導
体チツプ１、フインガーリード２、および基板４
によつて形成された空間に、その空間が大きい為
前記シリコン樹脂は充分に浸透し、したがつて、
空間の確保も確実なものとなる。又、フインガー
リード２については、従来のそれと較べて長くな
り、したがつて、半導体チツプ１のアウターボン
デイングの際、この熱によるリフローによつて半
導体チツプ１とフインガーリード２とのインナー
ボンデイング部分での接続剥れが恐れがなくな
る。
縁確保等の為に、例えばシリコン樹脂を用いてそ
の全体をコーテイングする。このコーテイング加
工には脱泡技術が用いられ、これにより前記半導
体チツプ１、フインガーリード２、および基板４
によつて形成された空間に、その空間が大きい為
前記シリコン樹脂は充分に浸透し、したがつて、
空間の確保も確実なものとなる。又、フインガー
リード２については、従来のそれと較べて長くな
り、したがつて、半導体チツプ１のアウターボン
デイングの際、この熱によるリフローによつて半
導体チツプ１とフインガーリード２とのインナー
ボンデイング部分での接続剥れが恐れがなくな
る。
第６図は、第４図で示したアウターボンデイン
グ直前の状態の半導体チツプを加工した状態を示
す図で、フオーミングにより成形した状態を示
す。このフオーミングの加工は例えばアウターボ
ンデイングの直前に図示しないフイルムキヤリア
から打ち抜く時に行え、しかも、終端フイルム３
ｂの端部ｃを利用し、ここを基準にフオーミング
することが出来るのでやり易く、均一なものが得
られる。従つて、ボンデイング加工の前に終端フ
イルム３ｂを基準として、半導体チツプ１と中間
フイルム３ａとが基板４より浮いた状態でしかも
充分な空間を介して取付けることができる。さら
に、基準となる終端フイルム３ｂの部分は基板４
の表面と平行である。これにより、終端フイルム
はボンデイングツールとも平行となり、アウター
ボンデイング時、ボンデイングツールとフインガ
ー２ａとが接触する際に位置ずれの発生を防止す
ることができる。従つて、ボンデイングが容易に
できるようになり、しかも、ボンデイング接続の
信頼性が向上し、製品歩留りの向上につながる。
グ直前の状態の半導体チツプを加工した状態を示
す図で、フオーミングにより成形した状態を示
す。このフオーミングの加工は例えばアウターボ
ンデイングの直前に図示しないフイルムキヤリア
から打ち抜く時に行え、しかも、終端フイルム３
ｂの端部ｃを利用し、ここを基準にフオーミング
することが出来るのでやり易く、均一なものが得
られる。従つて、ボンデイング加工の前に終端フ
イルム３ｂを基準として、半導体チツプ１と中間
フイルム３ａとが基板４より浮いた状態でしかも
充分な空間を介して取付けることができる。さら
に、基準となる終端フイルム３ｂの部分は基板４
の表面と平行である。これにより、終端フイルム
はボンデイングツールとも平行となり、アウター
ボンデイング時、ボンデイングツールとフインガ
ー２ａとが接触する際に位置ずれの発生を防止す
ることができる。従つて、ボンデイングが容易に
できるようになり、しかも、ボンデイング接続の
信頼性が向上し、製品歩留りの向上につながる。
なお、前記説明した２段設置のポリイミドフイ
ルムを、１段設置で巾の広いポリイミドフイルム
で構成することも考えられるが、この場合には、
その面積は広くなり、したがつて、その後の脱泡
技術によるコーテイング加工の際、その材質が軟
材であることから変形し、基板４上の配線パター
ンと面接触し、シヨートする恐れがあること、
又、フオーミングにおいては、第７図、第８図の
様になり、第７図の場合はボンデイング部のフイ
ンガーとボンデイングツールが平行にならないこ
と、第８図の場合は特にピツチ変換を行つたポリ
イミドフイルムと基板とが接触するという問題が
有り、得策ではない。
ルムを、１段設置で巾の広いポリイミドフイルム
で構成することも考えられるが、この場合には、
その面積は広くなり、したがつて、その後の脱泡
技術によるコーテイング加工の際、その材質が軟
材であることから変形し、基板４上の配線パター
ンと面接触し、シヨートする恐れがあること、
又、フオーミングにおいては、第７図、第８図の
様になり、第７図の場合はボンデイング部のフイ
ンガーとボンデイングツールが平行にならないこ
と、第８図の場合は特にピツチ変換を行つたポリ
イミドフイルムと基板とが接触するという問題が
有り、得策ではない。
（発明の効果）
以上、詳細に述べて来たように本発明によれ
ば、ポリイミドフイルムを２段設置してフインガ
ーリードを形成したので、該フインガーリードと
基板との接触がなくなりシヨートする危険性がな
く、したがつて、基板上の半導体チツプの実装部
分に配線パターンの形成や実現出来、高密度実装
が行える。又、フインガーリードのフオーミング
も行い易くなり、したがつて、ボンデイングの際
の位置ずれが押えられ、得られる接続の信頼性が
向上し、更には、必要に応じて２段設置のポリイ
ミドフイルムを利用してフインガーリードのパタ
ーンチツプ後を変化させて形成出来る等、優れた
効果が期待出来る。
ば、ポリイミドフイルムを２段設置してフインガ
ーリードを形成したので、該フインガーリードと
基板との接触がなくなりシヨートする危険性がな
く、したがつて、基板上の半導体チツプの実装部
分に配線パターンの形成や実現出来、高密度実装
が行える。又、フインガーリードのフオーミング
も行い易くなり、したがつて、ボンデイングの際
の位置ずれが押えられ、得られる接続の信頼性が
向上し、更には、必要に応じて２段設置のポリイ
ミドフイルムを利用してフインガーリードのパタ
ーンチツプ後を変化させて形成出来る等、優れた
効果が期待出来る。
第１図は従来の半導体チツプの状態を示す図、
第２図、第３図は各々第１図で示した半導体チツ
プを基板に実装した状態を示す図、第４図は本発
明を適用した半導体チツプの状態の一例を示す
図、第５図は第４図で示した半導体チツプを基板
に実装した状態を示す図、第６図は半導体チツプ
の他の状態を示す図、第７図、第８図はフオーミ
ングを説明する図である。 １…半導体チツプ、２…フインガーリード、２
ａ…フインガー、３ａ…中間フイルム、３ｂ…終
端フイルム、４…基板、４ａ…接続パターン、４
a′…配線パターン。
第２図、第３図は各々第１図で示した半導体チツ
プを基板に実装した状態を示す図、第４図は本発
明を適用した半導体チツプの状態の一例を示す
図、第５図は第４図で示した半導体チツプを基板
に実装した状態を示す図、第６図は半導体チツプ
の他の状態を示す図、第７図、第８図はフオーミ
ングを説明する図である。 １…半導体チツプ、２…フインガーリード、２
ａ…フインガー、３ａ…中間フイルム、３ｂ…終
端フイルム、４…基板、４ａ…接続パターン、４
a′…配線パターン。
Claims (1)
- 【特許請求の範囲】 １ テープ状のフイルムに設けたデバイスホール
に半導体チツプを組込むフイルムキヤリア方式を
用いた半導体チツプの実装方法において、 該半導体チツプのフインガーリードを、該フイ
ンガーリードと直角方向に設置した中間フイルム
及び終端フイルム上に形成し、 前記フインガーリードの前記中間フイルムと前
記終端フイルムとの間に立上がり部を形成し、 前記終端フイルムより外側で前記フインガーリ
ードのボンデイングを行うことを特徴とする半導
体チツプの実装方法。 ２ 前記中間フイルムではフインガーリードのパ
ターン及びピツチを変化させ、前記終端フイルム
ではフインガーリードのピツチを基板上のボンデ
イングピツチと同一ピツチに変化させてフインガ
ーリードを形成したことを特徴とする特許請求の
範囲第１項記載の半導体チツプの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157886A JPS6050932A (ja) | 1983-08-31 | 1983-08-31 | 半導体チップの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157886A JPS6050932A (ja) | 1983-08-31 | 1983-08-31 | 半導体チップの実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6050932A JPS6050932A (ja) | 1985-03-22 |
| JPH0330987B2 true JPH0330987B2 (ja) | 1991-05-01 |
Family
ID=15659563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157886A Granted JPS6050932A (ja) | 1983-08-31 | 1983-08-31 | 半導体チップの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050932A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0719943B2 (ja) * | 1986-07-04 | 1995-03-06 | 日本電気株式会社 | 電子部品の実装構造 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688347A (en) * | 1979-12-20 | 1981-07-17 | Nec Corp | Semiconductor device |
-
1983
- 1983-08-31 JP JP58157886A patent/JPS6050932A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6050932A (ja) | 1985-03-22 |
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