JPH0331003B2 - - Google Patents
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- JPH0331003B2 JPH0331003B2 JP8212082A JP8212082A JPH0331003B2 JP H0331003 B2 JPH0331003 B2 JP H0331003B2 JP 8212082 A JP8212082 A JP 8212082A JP 8212082 A JP8212082 A JP 8212082A JP H0331003 B2 JPH0331003 B2 JP H0331003B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- constant current
- period
- terminal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、２つの入力信号間の周波数差の変動
を検知するため等に用いられる周波数比較器に関
し、特に、その周波数が比較される２つの入力信
号の夫々、もしくは、一方の周波数変動が大であ
る場合においても、正確な比較結果が得られる改
良された周波数比較器を提案するものである。
を検知するため等に用いられる周波数比較器に関
し、特に、その周波数が比較される２つの入力信
号の夫々、もしくは、一方の周波数変動が大であ
る場合においても、正確な比較結果が得られる改
良された周波数比較器を提案するものである。
従来提案されている、２つの入力信号間の周波
数差の変動を検知するための周波数比較器を、第
１図に示す。第１図において、入力端子１には周
波数F1を有する第１の入力信号S1が供給される。
この第１の入力信号S1は、分周器２によつてその
周波数F1が１／Ｍに分周され、周波数１／Ｍ・F1を有 する信号S1′として位相比較器３の第１の入力端
に供給される。一方、入力端子４には周波数F2
を有する第２の入力信号S2が供給される。この第
２の入力信号S2は、分周器５によつてその周波数
F2が１／Ｎに分周され、周波数１／Ｎ・F2を有する信 号S2′として位相比較器３の他方の入力端に供給
される。そして、位相比較器３において信号
S1′と信号S2′の位相差が検出され、その検出出力
が出力端子６に得られる。ここで、分周器２及び
５は、例えば、周波数F1及びF2に変動が無けれ
ば周波数１／Ｍ・F1及び１／Ｎ・F2が互いに等しくな るようになされ、従つて、周波数F1及びF2の少
なくとも一方が変動する場合には、その変動に応
じてS1′と信号S2′とが相互位相差を有することに
なる。このため、出力端子６に得られる位相差検
出出力は、第１及び第２の入力信号S1及びS2の周
波数比較出力となり、これら第１及び第２の入力
信号S1及びS2の間の周波数差の変動をあらわすも
のとなる。
数差の変動を検知するための周波数比較器を、第
１図に示す。第１図において、入力端子１には周
波数F1を有する第１の入力信号S1が供給される。
この第１の入力信号S1は、分周器２によつてその
周波数F1が１／Ｍに分周され、周波数１／Ｍ・F1を有 する信号S1′として位相比較器３の第１の入力端
に供給される。一方、入力端子４には周波数F2
を有する第２の入力信号S2が供給される。この第
２の入力信号S2は、分周器５によつてその周波数
F2が１／Ｎに分周され、周波数１／Ｎ・F2を有する信 号S2′として位相比較器３の他方の入力端に供給
される。そして、位相比較器３において信号
S1′と信号S2′の位相差が検出され、その検出出力
が出力端子６に得られる。ここで、分周器２及び
５は、例えば、周波数F1及びF2に変動が無けれ
ば周波数１／Ｍ・F1及び１／Ｎ・F2が互いに等しくな るようになされ、従つて、周波数F1及びF2の少
なくとも一方が変動する場合には、その変動に応
じてS1′と信号S2′とが相互位相差を有することに
なる。このため、出力端子６に得られる位相差検
出出力は、第１及び第２の入力信号S1及びS2の周
波数比較出力となり、これら第１及び第２の入力
信号S1及びS2の間の周波数差の変動をあらわすも
のとなる。
しかしながら、斯かる従来の周波数比較器にお
いては、第１及びび第２の入力信号S1及びS2の周
波数F1及びF2のうちの少なくとも一方の変動が
大である場合には、信号S1′及びS2′の間の相互位
相差が大となり、このため位相比較器３が適正な
動作を行えなくなることが生じる。例えば、信号
S1′及びS2′の間の相互位相差が、周期が小なる方
を基準にして2π＋αとなつた場合には、相互位
相差がαであるときとの区別がなされなくなつて
しまう。従つて、第１及び第２の入力信号S1′及
びS2′の周波数F1及びF2のうちの少なくとも一方
の変動が大である場合には、正確な周波数比較出
力が得られなくなる虞れがある。また、分周器２
及び５の分周比１／Ｍ及び１／Ｎは一旦設定すると変化 せしめるのが困難であるので、周波数F1及びF2
に変動が無いとしたとき周波数１／Ｍ・F1及び １／Ｎ・F2が互いに等しくなるようにするために は、比較対象である周波数F1及びF2の夫々、も
しくは、一方に制限が課され、選択の自由度が低
減されたものとなるという不都合もある。
いては、第１及びび第２の入力信号S1及びS2の周
波数F1及びF2のうちの少なくとも一方の変動が
大である場合には、信号S1′及びS2′の間の相互位
相差が大となり、このため位相比較器３が適正な
動作を行えなくなることが生じる。例えば、信号
S1′及びS2′の間の相互位相差が、周期が小なる方
を基準にして2π＋αとなつた場合には、相互位
相差がαであるときとの区別がなされなくなつて
しまう。従つて、第１及び第２の入力信号S1′及
びS2′の周波数F1及びF2のうちの少なくとも一方
の変動が大である場合には、正確な周波数比較出
力が得られなくなる虞れがある。また、分周器２
及び５の分周比１／Ｍ及び１／Ｎは一旦設定すると変化 せしめるのが困難であるので、周波数F1及びF2
に変動が無いとしたとき周波数１／Ｍ・F1及び １／Ｎ・F2が互いに等しくなるようにするために は、比較対象である周波数F1及びF2の夫々、も
しくは、一方に制限が課され、選択の自由度が低
減されたものとなるという不都合もある。
本発明は、斯かる従来の周波数比較器にみられ
る問題点を伴わず、夫々の周波数差の変動が大で
ある２つの信号についても、正確な周波数比較結
果が得られる改良された周波数比較器を提供す
る。以下、本発明の実施例について第２図以降の
図を参照して述べる。
る問題点を伴わず、夫々の周波数差の変動が大で
ある２つの信号についても、正確な周波数比較結
果が得られる改良された周波数比較器を提供す
る。以下、本発明の実施例について第２図以降の
図を参照して述べる。
第２図は本発明に係る周波数比較器の一例を示
す回路図である。第２図において、７及び８は入
力端子で、夫々、第１の入力信号P1及び第２の
入力信号P2が供給され、また、９は出力端子で
ある。入力端子７は、例えば、ポジテイブエツジ
トリガー形式のＤ形フリツプ・フロツプ回路（以
下、Ｆ・Ｆ回路という）１０のトリガー入力端Ｔ
に接続され、このＦ・Ｆ回路１０のデータ入力端
Ｄは反転出力端に接続されている。また、Ｆ・
Ｆ回路１０と同様のＦ・Ｆ回路１１が設けられ、
このＦ・Ｆ回路１１のトリガー入力端Ｔには入力
端子８が接続され、データ入力端Ｄは反転出力端
Ｑに接続されている。そして、Ｆ・Ｆ回路１０の
非反転出力端Ｑは、Ｆ・Ｆ回路１１のダイレクト
リセツト端Ｒに接続されるとともに、第１の定電
流源１２の制御端に接続されている。また、Ｆ・
Ｆ回路１１の非反転出力端Ｑは、Ｆ・Ｆ回路１０
のダイレクトリセツト端Ｒに接続されるととも
に、第２の定電流源１３の制御端に接続されてい
る。第１の定電流源１２の電流路と第２の定電流
源１３の電流路とは直列接続され、両定電流源間
にコンデンサ１４の一端が接続されている。この
コンデンサ１４の他端は接地され、また、第１及
び第２の定電流源１２及び１３間に接続された一
端は、ボルテージフオロワ回路１５及びローパス
フイルタ１６を介して、出力端子９に接続されて
いる。
す回路図である。第２図において、７及び８は入
力端子で、夫々、第１の入力信号P1及び第２の
入力信号P2が供給され、また、９は出力端子で
ある。入力端子７は、例えば、ポジテイブエツジ
トリガー形式のＤ形フリツプ・フロツプ回路（以
下、Ｆ・Ｆ回路という）１０のトリガー入力端Ｔ
に接続され、このＦ・Ｆ回路１０のデータ入力端
Ｄは反転出力端に接続されている。また、Ｆ・
Ｆ回路１０と同様のＦ・Ｆ回路１１が設けられ、
このＦ・Ｆ回路１１のトリガー入力端Ｔには入力
端子８が接続され、データ入力端Ｄは反転出力端
Ｑに接続されている。そして、Ｆ・Ｆ回路１０の
非反転出力端Ｑは、Ｆ・Ｆ回路１１のダイレクト
リセツト端Ｒに接続されるとともに、第１の定電
流源１２の制御端に接続されている。また、Ｆ・
Ｆ回路１１の非反転出力端Ｑは、Ｆ・Ｆ回路１０
のダイレクトリセツト端Ｒに接続されるととも
に、第２の定電流源１３の制御端に接続されてい
る。第１の定電流源１２の電流路と第２の定電流
源１３の電流路とは直列接続され、両定電流源間
にコンデンサ１４の一端が接続されている。この
コンデンサ１４の他端は接地され、また、第１及
び第２の定電流源１２及び１３間に接続された一
端は、ボルテージフオロワ回路１５及びローパス
フイルタ１６を介して、出力端子９に接続されて
いる。
次に、第３図から第６図を参照して、動作を説
明するに、先ず、Ｆ・Ｆ回路１０及び１１は、
夫々、非反転出力端Ｑの出力が低レベルとなり、
反転出力端の出力が高レベルとなる初期状態に
あるとする。この場合、Ｆ・Ｆ回路１０及び１１
のダイレクトリセツト端Ｒの入力は低レベルとな
つているので、Ｆ・Ｆ回路ともトリガー入力端Ｔ
に入力信号が供給されるとき、その立上りでトリ
ガーされ得る状態にある。そして、入力端子７及
び８に、第３図Ａ及びＣに示される如くの、第１
及び第２の入力信号P1及びP2が夫々供給される
と、第１の入力信号P1の１つの立上り及びその
次の立上りでＦ・Ｆ回路１０がトリガーされ、こ
の２つの立上りの間の期間、即ち、第１の入力信
号P1の周期t1の期間、Ｆ・Ｆ回路１０の非反転出
力端Ｑから第３図Ｂに示される如くの高レベルの
制御信号P1′が得られる。なお、この制御信号
P1′が得られている期間、Ｆ・Ｆ回路１１のダイ
レクトリセツト端Ｒの入力は高レベルになるの
で、Ｆ・Ｆ回路１１はその非反転出力端Ｑの出力
が低レベルになる状態に保たれ、第２の入力信号
P2がトリガー入力端Ｔに供給されてもトリガー
されない。
明するに、先ず、Ｆ・Ｆ回路１０及び１１は、
夫々、非反転出力端Ｑの出力が低レベルとなり、
反転出力端の出力が高レベルとなる初期状態に
あるとする。この場合、Ｆ・Ｆ回路１０及び１１
のダイレクトリセツト端Ｒの入力は低レベルとな
つているので、Ｆ・Ｆ回路ともトリガー入力端Ｔ
に入力信号が供給されるとき、その立上りでトリ
ガーされ得る状態にある。そして、入力端子７及
び８に、第３図Ａ及びＣに示される如くの、第１
及び第２の入力信号P1及びP2が夫々供給される
と、第１の入力信号P1の１つの立上り及びその
次の立上りでＦ・Ｆ回路１０がトリガーされ、こ
の２つの立上りの間の期間、即ち、第１の入力信
号P1の周期t1の期間、Ｆ・Ｆ回路１０の非反転出
力端Ｑから第３図Ｂに示される如くの高レベルの
制御信号P1′が得られる。なお、この制御信号
P1′が得られている期間、Ｆ・Ｆ回路１１のダイ
レクトリセツト端Ｒの入力は高レベルになるの
で、Ｆ・Ｆ回路１１はその非反転出力端Ｑの出力
が低レベルになる状態に保たれ、第２の入力信号
P2がトリガー入力端Ｔに供給されてもトリガー
されない。
Ｆ・Ｆ回路１０の非反転出力端Ｑからの制御信
号P1′は、第１の定電流源１２の制御端に供給さ
れてこれを動作せしめる。これにより、制御信号
P1′の期間、即ち、第１の入力信号P1の周期t1の
期間、第１の定電流源１２の定電流Ｉがコンデン
サ１４を通じてコンデンサ１４の充電が行われ、
その端子電圧Vcが、第３図Ｅに示す如く、初期
状態で設定された基準電圧Vpから上昇する。
号P1′は、第１の定電流源１２の制御端に供給さ
れてこれを動作せしめる。これにより、制御信号
P1′の期間、即ち、第１の入力信号P1の周期t1の
期間、第１の定電流源１２の定電流Ｉがコンデン
サ１４を通じてコンデンサ１４の充電が行われ、
その端子電圧Vcが、第３図Ｅに示す如く、初期
状態で設定された基準電圧Vpから上昇する。
次に、制御信号P1′の立下り後に到来する第２
の入力信号P2の立上り及びその次の立上りで
Ｆ・Ｆ回路１１がトリガーされ、この２つの立上
りの間の期間、即ち、第２の入力信号P2の周期t2
の期間、Ｆ・Ｆ回路１１の非反転出力端Ｑから第
３図Ｄに示される如くの高レベルの制御信号
P2′が得られる。なお、この制御信号P2′が得られ
ている期間、Ｆ・Ｆ回路１０のダイレクトリセツ
ト端Ｒの入力は高レベルになるので、Ｆ・Ｆ回路
１０はその非反転出力端Ｑの出力が低レベルにな
る状態に保たれ、第１の入力信号P1がトリガー
入力端Ｔに供給されてもトリガーされない。
の入力信号P2の立上り及びその次の立上りで
Ｆ・Ｆ回路１１がトリガーされ、この２つの立上
りの間の期間、即ち、第２の入力信号P2の周期t2
の期間、Ｆ・Ｆ回路１１の非反転出力端Ｑから第
３図Ｄに示される如くの高レベルの制御信号
P2′が得られる。なお、この制御信号P2′が得られ
ている期間、Ｆ・Ｆ回路１０のダイレクトリセツ
ト端Ｒの入力は高レベルになるので、Ｆ・Ｆ回路
１０はその非反転出力端Ｑの出力が低レベルにな
る状態に保たれ、第１の入力信号P1がトリガー
入力端Ｔに供給されてもトリガーされない。
Ｆ・Ｆ回路１１の非反転出力端Ｑからの制御信
号P2′は、第２の定電流源１３の制御端に供給さ
れてこれを動作せしめる。これにより、制御信号
P2′の期間、即ち、第２の入力信号P2の周期t2の
期間、第２の定電流源１３の定電流Ｊ（ここでは、
Ｉ＞Ｊとする）がコンデンサ１４を通じて流れて
コンデンサ１４の放電が行われ、その端子電圧
Vcが、第３図Ｅに示す如く、降下する。
号P2′は、第２の定電流源１３の制御端に供給さ
れてこれを動作せしめる。これにより、制御信号
P2′の期間、即ち、第２の入力信号P2の周期t2の
期間、第２の定電流源１３の定電流Ｊ（ここでは、
Ｉ＞Ｊとする）がコンデンサ１４を通じて流れて
コンデンサ１４の放電が行われ、その端子電圧
Vcが、第３図Ｅに示す如く、降下する。
さらに、制御信号P2′の立下り後に到来する第
１の入力信号P1の立上り及びその次の立上りで、
再びＦ・Ｆ回路１０がトリガーされて制御信号
P1′が発生される状態となり、以後上述のコンデ
ンサ１４の充放電が繰返される。そして、コンデ
ンサ１４の端子電圧Vcがボルテージフオロワ回
路１５を介してローパスフイルタ１６に供給され
て、平滑化された出力が出力端子９に得られる。
１の入力信号P1の立上り及びその次の立上りで、
再びＦ・Ｆ回路１０がトリガーされて制御信号
P1′が発生される状態となり、以後上述のコンデ
ンサ１４の充放電が繰返される。そして、コンデ
ンサ１４の端子電圧Vcがボルテージフオロワ回
路１５を介してローパスフイルタ１６に供給され
て、平滑化された出力が出力端子９に得られる。
この場合、Ｆ・Ｆ回路１０及び１１は、第１及
び第２の入力信号P1及びP2の周期t1及びt2を検出
する周期検出部を構成しており、この周期検出部
の出力である制御信号P1′及びP2′にもとずいて、
周期t1に対応する期間、コンデンサ１４における
第１の定電流源１２の定電流Ｉでの充電が行わ
れ、次に、周期t2に対応する期間、コンデンサ１
４における第２の定電流源１３の定電流Ｊでの放
電が行われるのである。
び第２の入力信号P1及びP2の周期t1及びt2を検出
する周期検出部を構成しており、この周期検出部
の出力である制御信号P1′及びP2′にもとずいて、
周期t1に対応する期間、コンデンサ１４における
第１の定電流源１２の定電流Ｉでの充電が行わ
れ、次に、周期t2に対応する期間、コンデンサ１
４における第２の定電流源１３の定電流Ｊでの放
電が行われるのである。
ここで、第４図に示す如く、第１の入力信号
P1の周期t1に対する第２の入力信号P2の周期t2の
比が、第１の定電流源１２の定電流Ｉの第２の定
電流源１３の定電流Ｊに対する比に等しい場合、
即ち、第１の入力信号P1の周波数をf1及び第２の
入力信号P2の周波数をf2としたとき、t2／t1＝f1／f2＝ Ｉ／Ｊの場合、コンデンサ１４における充電電荷量 と放電電荷量が等しくなつて、制御信号P1′の期
間（t1）に充電され、制御信号P2′の期間（t2）に
放電された後のコンデンサ１４の端子電圧Vcは
基準電圧Vpとなる。また、第５図に示す如く、
周期t1に対する周期t2の比が、定電流Ｉの定電流
Ｊに対する比より小となる場合、即ち、t2／t1＝f1／f2 ＜Ｉ／Ｊの場合、コンデンサ１４における充電電荷 量がその後の放電電荷量より大となり、制御信号
P1′の期間（t1）に充電され、制御信号P2′の期間
（t2）に放電された後のコンデンサ１４の端子電
圧Vcは、両電荷量の差に応じた電圧値だけ基準
電圧Vpより高くなる。さらに、第６図に示す如
く、周期t1に対する周期t2の比が、定電流Ｉの定
電流Ｊに対する比より大となる場合、即ち、t2／t1 ＝f1／f2＞Ｉ／Ｊの場合、コンデンサ１４における充電 電荷量よりその後の放電電量の方が大となり、制
御信号P1′の期間（t1）に充電され、制御信号
P2′の期間（t2）に充電された後のコンデンサ１
４の端子電圧Vcは、両電荷量の差に応じた電圧
値だけ基準電圧Vpより低くなる。従つて、コン
デンサ１４の端子電圧Vcは、基準電圧Vpを中心
にして、第１の入力信号P1の周波数f1と第２の入
力信号P2の周波数f2の比に対応して変化していく
ものとなり、出力端子９に得られる出力は、第１
及び第２の入力信号P1及びP2の周波数f1及びf2に
ついての周波数比較出力となるのである。
P1の周期t1に対する第２の入力信号P2の周期t2の
比が、第１の定電流源１２の定電流Ｉの第２の定
電流源１３の定電流Ｊに対する比に等しい場合、
即ち、第１の入力信号P1の周波数をf1及び第２の
入力信号P2の周波数をf2としたとき、t2／t1＝f1／f2＝ Ｉ／Ｊの場合、コンデンサ１４における充電電荷量 と放電電荷量が等しくなつて、制御信号P1′の期
間（t1）に充電され、制御信号P2′の期間（t2）に
放電された後のコンデンサ１４の端子電圧Vcは
基準電圧Vpとなる。また、第５図に示す如く、
周期t1に対する周期t2の比が、定電流Ｉの定電流
Ｊに対する比より小となる場合、即ち、t2／t1＝f1／f2 ＜Ｉ／Ｊの場合、コンデンサ１４における充電電荷 量がその後の放電電荷量より大となり、制御信号
P1′の期間（t1）に充電され、制御信号P2′の期間
（t2）に放電された後のコンデンサ１４の端子電
圧Vcは、両電荷量の差に応じた電圧値だけ基準
電圧Vpより高くなる。さらに、第６図に示す如
く、周期t1に対する周期t2の比が、定電流Ｉの定
電流Ｊに対する比より大となる場合、即ち、t2／t1 ＝f1／f2＞Ｉ／Ｊの場合、コンデンサ１４における充電 電荷量よりその後の放電電量の方が大となり、制
御信号P1′の期間（t1）に充電され、制御信号
P2′の期間（t2）に充電された後のコンデンサ１
４の端子電圧Vcは、両電荷量の差に応じた電圧
値だけ基準電圧Vpより低くなる。従つて、コン
デンサ１４の端子電圧Vcは、基準電圧Vpを中心
にして、第１の入力信号P1の周波数f1と第２の入
力信号P2の周波数f2の比に対応して変化していく
ものとなり、出力端子９に得られる出力は、第１
及び第２の入力信号P1及びP2の周波数f1及びf2に
ついての周波数比較出力となるのである。
この場合、周波数f1及びf2の双方もしくは一方
が大幅に変動し、両者の差の変動が大であつて
も、周波数f1と周波数f2の比が定電流Ｉと定電流
Ｊの比に等しいとき、即ち、f1／f2＝Ｉ／Ｊのときを基 準にした比較出力が得られ、従つて、定電流Ｉ及
びＪの値を適宜選定することにより、双方もしく
は一方の周波数変動が大である２つの入力信号に
対しても、確実な比較出力を得ることができる。
なお、第２図の例において、コンデンサ１４の端
子電圧Vcを、直接、周波数比較出力として用い
ることもできる。
が大幅に変動し、両者の差の変動が大であつて
も、周波数f1と周波数f2の比が定電流Ｉと定電流
Ｊの比に等しいとき、即ち、f1／f2＝Ｉ／Ｊのときを基 準にした比較出力が得られ、従つて、定電流Ｉ及
びＪの値を適宜選定することにより、双方もしく
は一方の周波数変動が大である２つの入力信号に
対しても、確実な比較出力を得ることができる。
なお、第２図の例において、コンデンサ１４の端
子電圧Vcを、直接、周波数比較出力として用い
ることもできる。
上述の実施例における第１及び第２の定電流源
１２及び１３は、具体的には、例えば、第７図に
示される如くに構成される。
１２及び１３は、具体的には、例えば、第７図に
示される如くに構成される。
ここでは、第１の定電流源１２がトランジスタ
X1，X2及びX3で構成され、一方、第２の定電流
源１３がトランジスタX4，X5，X6及びX7で構成
されている。そして、トランジスタX2及びX6の
コレクタが互いに接続されて、その接続中点か
ら、コンデンサ１４の一端が接続される端子１７
が導出されている。また、トランジスタX1及び
X4のベースには、夫々、上述の制御信号P1′及び
P2′が供給される。なお、＋Ｂは電源を示す。
X1，X2及びX3で構成され、一方、第２の定電流
源１３がトランジスタX4，X5，X6及びX7で構成
されている。そして、トランジスタX2及びX6の
コレクタが互いに接続されて、その接続中点か
ら、コンデンサ１４の一端が接続される端子１７
が導出されている。また、トランジスタX1及び
X4のベースには、夫々、上述の制御信号P1′及び
P2′が供給される。なお、＋Ｂは電源を示す。
この具体回路例の動作を簡単に述べるに、トラ
ンジスタX1のベースに高レベルをとる制御信号
P1′が供給される期間には、トランジスタX1がオ
フとなり、これにより、トランジスタX2がオン
となる。制御信号P1′が得られているときには、
制御信号P2′は得られないので、トランジスタX4
のベースの電位は低レベルにあり、トランジスタ
X4がオフ、そして、トランジスタX5がオンとな
り、これにより、トランジスタX6がオフとなる。
従つて、このときには、トランジスタX3を流れ
る定電流に等しい定電流Ｉが、電源＋Ｂからトラ
ンジスタX2を通じて流れ、この定電流Ｉが端子
１７を介してコンデンサ１４に流れ込む。
ンジスタX1のベースに高レベルをとる制御信号
P1′が供給される期間には、トランジスタX1がオ
フとなり、これにより、トランジスタX2がオン
となる。制御信号P1′が得られているときには、
制御信号P2′は得られないので、トランジスタX4
のベースの電位は低レベルにあり、トランジスタ
X4がオフ、そして、トランジスタX5がオンとな
り、これにより、トランジスタX6がオフとなる。
従つて、このときには、トランジスタX3を流れ
る定電流に等しい定電流Ｉが、電源＋Ｂからトラ
ンジスタX2を通じて流れ、この定電流Ｉが端子
１７を介してコンデンサ１４に流れ込む。
一方、トランジスタX4のベースに高レベルを
とる制御信号P2′が供給される期間には、トラン
ジスタX4がオン、そして、トランジスタX5がオ
フとなり、これにより、トランジスタX6がオン
となる。制御信号P2′が得られているときには、
制御信号P1′は得られないので、トランジスタX1
のベース電位は低レベルにあり、トランジスタ
X1がオンとなり、トランジスタX2がオフとなる。
従つて、このときには、トランジスタX7を流れ
る定電流に等しい定電流Ｊが、端子１７からトラ
ンジスタX6を通じて接地へと流れ、このため、
コンデンサ１４から定電流Ｊが流出することにな
る。
とる制御信号P2′が供給される期間には、トラン
ジスタX4がオン、そして、トランジスタX5がオ
フとなり、これにより、トランジスタX6がオン
となる。制御信号P2′が得られているときには、
制御信号P1′は得られないので、トランジスタX1
のベース電位は低レベルにあり、トランジスタ
X1がオンとなり、トランジスタX2がオフとなる。
従つて、このときには、トランジスタX7を流れ
る定電流に等しい定電流Ｊが、端子１７からトラ
ンジスタX6を通じて接地へと流れ、このため、
コンデンサ１４から定電流Ｊが流出することにな
る。
このようにして、定電流Ｉを流す第１の定電流
源１２及び定電流Ｊを流す第２の定電流源１３
が、トランジスタX1〜X7により形成されている
のである。
源１２及び定電流Ｊを流す第２の定電流源１３
が、トランジスタX1〜X7により形成されている
のである。
第８図は、第２図に示される本発明に係る周波
数比較器の一例を用いて構成された、周波数変調
回路の一例を示す。この第８図において、破線で
囲まれた部分が、第２図に示される周波数比較器
FCを示す。そして、その入力端子７には基準発
振器１８が接続され、また、入力端子８には電圧
制御発振器１９の出力端が接続される。さらに、
出力端子９には加算器２０の一方の入力端が接続
され、この加算器２０の他方の入力端は、変調信
号Snが供給される変調入力端子２１に接続され
ている。加算器２０の出力端は、電圧制御発振器
１９の制御入力端に接続され、また、電圧制御発
振器１９の出力端と入力端子８との接続中点から
は、周波数変調出力を取り出すための変調出力端
子２２が導出されている。
数比較器の一例を用いて構成された、周波数変調
回路の一例を示す。この第８図において、破線で
囲まれた部分が、第２図に示される周波数比較器
FCを示す。そして、その入力端子７には基準発
振器１８が接続され、また、入力端子８には電圧
制御発振器１９の出力端が接続される。さらに、
出力端子９には加算器２０の一方の入力端が接続
され、この加算器２０の他方の入力端は、変調信
号Snが供給される変調入力端子２１に接続され
ている。加算器２０の出力端は、電圧制御発振器
１９の制御入力端に接続され、また、電圧制御発
振器１９の出力端と入力端子８との接続中点から
は、周波数変調出力を取り出すための変調出力端
子２２が導出されている。
斯かる構成において、周波数比較器FCの入力
端子７に供給される基準発振器１８からの周波数
fsの基準信号Ss及び入力端子８に供給される電圧
制御発振器１９からの周波数fvの発振出力信号Sv
が、第２図の例における第１及び第２の入力信号
P1及びP2に相当するものとして、この周波数比
較器FCで周波数比較され、出力端子９に比較出
力が得られる。この場合の周波数比較は、第２図
の例における第１及び第２の入力信号P1及びP2
についての周波数比較と同様にして行われる。そ
して、出力端子９に得られる比較出力が、加算器
２０を介して電圧制御発振器１９に供給されて、
電圧制御発振器１９からの発振出力信号Svの周波
数fvが制御される。この場合、発振出力信号Svの
周波数fvは、周波数比較器FC内のコンデンサ１
４における、定電流Ｉでの充電による充電電荷量
と定電流Ｊでの放電による放電電荷量とが等しく
なるよう、即ち、基準信号Ssの周波数fsの発振出
力信号Svの周波数fvに対する比が定電流Ｉの定電
流Ｊに対する比に等しくなるように制御される。
従つて、出力端子９からの比較出力が電圧制御発
振器１９に供給されることにより、fs／fv＝Ｉ／Ｊ、よ つてfv＝Ｊ／Ｉ・fsの関係を成立せしめようとする制 御が行われるのである。
端子７に供給される基準発振器１８からの周波数
fsの基準信号Ss及び入力端子８に供給される電圧
制御発振器１９からの周波数fvの発振出力信号Sv
が、第２図の例における第１及び第２の入力信号
P1及びP2に相当するものとして、この周波数比
較器FCで周波数比較され、出力端子９に比較出
力が得られる。この場合の周波数比較は、第２図
の例における第１及び第２の入力信号P1及びP2
についての周波数比較と同様にして行われる。そ
して、出力端子９に得られる比較出力が、加算器
２０を介して電圧制御発振器１９に供給されて、
電圧制御発振器１９からの発振出力信号Svの周波
数fvが制御される。この場合、発振出力信号Svの
周波数fvは、周波数比較器FC内のコンデンサ１
４における、定電流Ｉでの充電による充電電荷量
と定電流Ｊでの放電による放電電荷量とが等しく
なるよう、即ち、基準信号Ssの周波数fsの発振出
力信号Svの周波数fvに対する比が定電流Ｉの定電
流Ｊに対する比に等しくなるように制御される。
従つて、出力端子９からの比較出力が電圧制御発
振器１９に供給されることにより、fs／fv＝Ｉ／Ｊ、よ つてfv＝Ｊ／Ｉ・fsの関係を成立せしめようとする制 御が行われるのである。
このような状態にあつて、変調入力端子２１か
らの変調信号Snが加算器２０を介して電圧制御
発振器１９に供給されることにより、発振出力信
号Svの周波数fvは、fv＝Ｊ／Ｉ・fsの関係をとる安定 状態から、変調信号Snに応じて高、低両側に変
化せしめられる。即ち、発振出力信号Svの周波数
fvは、Ｊ／Ｉ・fsを中心として、変調信号Snに応じ た偏移を有するものとなり、発振出力信号Svは、
中心周波数をＪ／Ｉ・fsとし、変調信号Snに応じた 周波数偏移を有した周波数変調出力となるのであ
る。そして、この周波数変調出力が、変調出力端
子２２から取り出される。この場合、周波数比較
器FCは、周波数変調度が大とされて、発振出力
信号Svの周波数fvの変動が大となつても、基準信
号Ssの周波数fsと発振出力信号Svの周波数fvとの
確実な比較を行い、fs／fv＝Ｉ／Ｊのときを基準にした 正確な比較出力を発生することができて、fv＝
Ｊ／Ｉ・fsの関係を成立せしめようとする制御が行 われるので深い周波数変調が行われる場合にも、
周波数変調出力の中心周波数Ｊ／Ｉ・fsは極めて安 定に保たれる。
らの変調信号Snが加算器２０を介して電圧制御
発振器１９に供給されることにより、発振出力信
号Svの周波数fvは、fv＝Ｊ／Ｉ・fsの関係をとる安定 状態から、変調信号Snに応じて高、低両側に変
化せしめられる。即ち、発振出力信号Svの周波数
fvは、Ｊ／Ｉ・fsを中心として、変調信号Snに応じ た偏移を有するものとなり、発振出力信号Svは、
中心周波数をＪ／Ｉ・fsとし、変調信号Snに応じた 周波数偏移を有した周波数変調出力となるのであ
る。そして、この周波数変調出力が、変調出力端
子２２から取り出される。この場合、周波数比較
器FCは、周波数変調度が大とされて、発振出力
信号Svの周波数fvの変動が大となつても、基準信
号Ssの周波数fsと発振出力信号Svの周波数fvとの
確実な比較を行い、fs／fv＝Ｉ／Ｊのときを基準にした 正確な比較出力を発生することができて、fv＝
Ｊ／Ｉ・fsの関係を成立せしめようとする制御が行 われるので深い周波数変調が行われる場合にも、
周波数変調出力の中心周波数Ｊ／Ｉ・fsは極めて安 定に保たれる。
また、定電流Ｉと定電流Ｊの比を変化せしめる
ことにより周波数変調出力の中心周波数を変化さ
せることができ、さらに、基準信号Ssの周波数fs
が変つても、定電流Ｉと定電流Ｊの比を変化せし
めることにより、周波数変調出力の中心周波数を
一定に保つことができる。このことは、基準発振
器１８の自由度が拡大されることになる。なお、
定電流源の定電流値設定及び調整は通常容易であ
るので、定電流Ｉと定電流Ｊの比を変化せしめる
ことは容易に行うことができる。
ことにより周波数変調出力の中心周波数を変化さ
せることができ、さらに、基準信号Ssの周波数fs
が変つても、定電流Ｉと定電流Ｊの比を変化せし
めることにより、周波数変調出力の中心周波数を
一定に保つことができる。このことは、基準発振
器１８の自由度が拡大されることになる。なお、
定電流源の定電流値設定及び調整は通常容易であ
るので、定電流Ｉと定電流Ｊの比を変化せしめる
ことは容易に行うことができる。
以上説明した如く、本発明に係る周波数比較器
は、周波数比較を行うべき２つの入力信号の
夫々、もしくは、一方の周波数変動が大で、両者
間の周波数差の変動が大である場合にも、安定か
つ正確な周波数比較出力を得ることができるもの
である。また、本発明に係る周波数比較器におい
ては、２つの入力信号を分周せず、そのままの周
波数で比較するので、比較応答が極めて迅速とな
る。そして、斯かる本発明に係る周波数比較器を
用いれば、変調度が大となつても中心周波数が安
定に保たれた周波数変調出力が得られる、高性能
な周波数変調器を構成することができる。
は、周波数比較を行うべき２つの入力信号の
夫々、もしくは、一方の周波数変動が大で、両者
間の周波数差の変動が大である場合にも、安定か
つ正確な周波数比較出力を得ることができるもの
である。また、本発明に係る周波数比較器におい
ては、２つの入力信号を分周せず、そのままの周
波数で比較するので、比較応答が極めて迅速とな
る。そして、斯かる本発明に係る周波数比較器を
用いれば、変調度が大となつても中心周波数が安
定に保たれた周波数変調出力が得られる、高性能
な周波数変調器を構成することができる。
第１図は従来の周波数比較器を示すブロツク接
続図、第２図は本発明に係る周波数比較器の一例
を示すブロツク接続図、第３図、第４図、第５図
及び第６図は第２図に示される例の動作説明に供
される波形図、第７図は第２図に示す例の一部の
具体構成例を示す回路図、第８図は本発明に係る
周波数比較器の一例を周波数変調回路に適応した
例を示すブロツク接続図である。 図中、７及び８は入力端子、９は出力端子、１
０及び１１はＦ・Ｆ回路、１２は第１の定電流
源、１３は第２の定電流源、１４はコンデンサで
ある。
続図、第２図は本発明に係る周波数比較器の一例
を示すブロツク接続図、第３図、第４図、第５図
及び第６図は第２図に示される例の動作説明に供
される波形図、第７図は第２図に示す例の一部の
具体構成例を示す回路図、第８図は本発明に係る
周波数比較器の一例を周波数変調回路に適応した
例を示すブロツク接続図である。 図中、７及び８は入力端子、９は出力端子、１
０及び１１はＦ・Ｆ回路、１２は第１の定電流
源、１３は第２の定電流源、１４はコンデンサで
ある。
Claims (1)
- １ 第１の入力信号の周期と第２の入力信号の周
期との夫々を検出する周期検出部と、該周期検出
部の出力にもとずいて、上記第１の入力信号の周
期に対応する期間第１の定電流での充電が行わ
れ、かつ、上記第２の入力信号の周期に対応する
期間第２の定電流での放電が行われるコンデンサ
とを有し、上記コンデンサの端子電圧により、上
記第１の入力信号の周波数と上記第２の入力信号
の周波数の比較結果が得られるようにされた周波
数比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212082A JPS58198906A (ja) | 1982-05-15 | 1982-05-15 | 周波数比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212082A JPS58198906A (ja) | 1982-05-15 | 1982-05-15 | 周波数比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58198906A JPS58198906A (ja) | 1983-11-19 |
| JPH0331003B2 true JPH0331003B2 (ja) | 1991-05-02 |
Family
ID=13765549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8212082A Granted JPS58198906A (ja) | 1982-05-15 | 1982-05-15 | 周波数比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58198906A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI331448B (en) * | 2006-09-20 | 2010-10-01 | Analog Integrations Corp | Frequency comparator, frequency synthesizer, and related methods thereof |
-
1982
- 1982-05-15 JP JP8212082A patent/JPS58198906A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58198906A (ja) | 1983-11-19 |
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