JPH0331781A - 半導体テスト方法 - Google Patents
半導体テスト方法Info
- Publication number
- JPH0331781A JPH0331781A JP1167591A JP16759189A JPH0331781A JP H0331781 A JPH0331781 A JP H0331781A JP 1167591 A JP1167591 A JP 1167591A JP 16759189 A JP16759189 A JP 16759189A JP H0331781 A JPH0331781 A JP H0331781A
- Authority
- JP
- Japan
- Prior art keywords
- output
- din
- dout
- output value
- testing semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野]
この発明はメモリICのテストモードの構成に関するも
のである。
のである。
[従来の技術]
第1表はメモリー・ICのテストモード時のDinと出
力値を示す表である。
力値を示す表である。
第 1 表
第1表もて示すようにninからデータ“0”を入jq
Dout:からは“1パが出るとバス゛°O”が出ると
フェイル、Dinからデータ“1”を入れDout、か
ら“1”が出るとバス、“0”が出るとフェイルという
ように“1”が出るとバス“0”か出るとフェイルにな
っている。
Dout:からは“1パが出るとバス゛°O”が出ると
フェイル、Dinからデータ“1”を入れDout、か
ら“1”が出るとバス、“0”が出るとフェイルという
ように“1”が出るとバス“0”か出るとフェイルにな
っている。
[発明が解決しようとする課1]
従来のテストモード時の出力方法は以」二のように構成
されていたので、データ“1”か出るとバス、データ“
O”が出るとフェイルといったようにテストと出力方法
が異なっているので従来通りのテストプログラムでは判
定できないという問題点があった。
されていたので、データ“1”か出るとバス、データ“
O”が出るとフェイルといったようにテストと出力方法
が異なっているので従来通りのテストプログラムでは判
定できないという問題点があった。
この考案は上記のような問題点を解消するためになされ
たもので、従来のテストプログラムを使ってテストがで
きる半導体テスト方法を得ることを目的とする。
たもので、従来のテストプログラムを使ってテストがで
きる半導体テスト方法を得ることを目的とする。
[課題を解決するための1段]
この考案に係る半導体テスト方法はDinと出力値のE
XNORを取ることによって行うようにしたものである
。
XNORを取ることによって行うようにしたものである
。
[作用]
この発明におけるテストモードはDinと出力値のHX
NORをボード上に設けることにより従来通りのテスト
プログラムで測定が間違がいなく出来る。
NORをボード上に設けることにより従来通りのテスト
プログラムで測定が間違がいなく出来る。
し実施例]
(1)以下この発明の一実施例を図について説明する。
図はDinと出力値のEXNORを示すブロック図であ
る。図において、(1)は出力値、(2)はDin 、
(3)はEXNOHノ出力値、(4)はEXNORテ
ある。
る。図において、(1)は出力値、(2)はDin 、
(3)はEXNOHノ出力値、(4)はEXNORテ
ある。
次に動作について説明する。Din (2)からDin
のデータ信号がEXNOR(4)に入ってきてDou
L (+)からは出力信号が入ってきて第2表に示すよ
うにDin (2)とDout(1)が同じであればバ
スか異なっているとフェイルといったように従来のテス
トブロク”ラムで判定が出来る。
のデータ信号がEXNOR(4)に入ってきてDou
L (+)からは出力信号が入ってきて第2表に示すよ
うにDin (2)とDout(1)が同じであればバ
スか異なっているとフェイルといったように従来のテス
トブロク”ラムで判定が出来る。
第 2
表
なおEXNOR(4)はチップ内に設けても良いしまた
テスタ内に設けても良い。
テスタ内に設けても良い。
[発明の効果]
以上のようにこの発明によれば、従来のテストプログラ
ムとの互換性を保つことが可能となり、テストプログラ
ムの作成が容易に行えるという効果がある。
ムとの互換性を保つことが可能となり、テストプログラ
ムの作成が容易に行えるという効果がある。
第1図はこの発明の一実施例によるボード上に設けるブ
ロック図である。図において、(1)はDout、、(
2)はDin 、 (3)はEXNORでの出力値、(
4) LtEXNORテある。
ロック図である。図において、(1)はDout、、(
2)はDin 、 (3)はEXNORでの出力値、(
4) LtEXNORテある。
Claims (1)
- テストモード使用時のテストの判定を容易にすることを
特徴とする半導体テスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167591A JPH0331781A (ja) | 1989-06-29 | 1989-06-29 | 半導体テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167591A JPH0331781A (ja) | 1989-06-29 | 1989-06-29 | 半導体テスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0331781A true JPH0331781A (ja) | 1991-02-12 |
Family
ID=15852600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167591A Pending JPH0331781A (ja) | 1989-06-29 | 1989-06-29 | 半導体テスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0331781A (ja) |
-
1989
- 1989-06-29 JP JP1167591A patent/JPH0331781A/ja active Pending
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