JPH0611486Y2 - リセツト状態検出回路 - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本考案は一般に多用される電子論理制御回路などの制御
回路を試作するとき、あるいは検査などを行う際に、被
試験制御回路に接続する試験装置の一部に含まれるリセ
ット検出回路に関し、特にリセット動作について制御回
路の内部、外部の別を区別して、リセット発生場所を記
憶することができるリセット状態検出回路に関する。

（従来の技術） 従来、自動測定装置などに接続して試験される制御回路
は中央処理装置（ＣＰＵ）などを内蔵しており、その多
くは第２図に示すように電源投入時のリセット１１、Ｃ
ＰＵの暴走防止用リセットなどのリセット発生回路１
２、１３を持っている。また、外部からもリセツトがで
きるようにリセツト入力端子ＲＳＩを持つている。また
さらに制御回路にリセツトがかかるとき、外部の関連機
器にもリセツトをかけることができるよう、リセツト出
力端子ＲＳＯを持つている。

このような制御回路に接続して試験を行うとき、リセツ
ト原因の発生場所の区別など、いろいろな要望があるの
で、内部のリセツト回路の出力を一つにまとめる回路１
５とその出力を外部に取出すための内部リセツト出力端
子ＲＳＴを備えたものもある。

（考案が解決しようとする問題点） 上述したように従来の試験装置では、前記のような制御
回路のパネルの試験を行う際、途中リセツトがかかつて
もそのリセツトがパネル内部によるものか、外部からの
ものか知りたくても判らないという問題点がある。また
このような内部、外部の別は記録しておくと動作の検討
に非常に有効である。さらに制御用論理回路パネルの試
験中に内部のリセツトと外部からのリセツトで別の動作
をさせたい場合には論理回路にどちらかのリセツトかを
何らかの方法で判別し伝達する必要がある。また、記録
したリセツト出力信号を直接他の回路の入力とするため
には出力信号が自由に制御できることが必要となる場合
もある。このような要望に対処するため第２図の内部リ
セツト出力端子ＲＳＴを備えるものもあるが、これだけ
では不十分であり、前記の要望に充分満足させる回路を
パネル自体に組み込むことは余分なスペースが必要とな
り、しかも後で実運用になつたとき不用となる場合が多
いので無駄であるなどの問題点があつた。

本考案の目的は、このような問題点を解決し、制御回路
に接続する試験装置などにおいて制御回路のリセツト動
作が内部のリセツトで行われたか、あるいは外部のリセ
ツトによつて行われたかを知ることができるようなリセ
ツト経路検出回路を提供することにある。

（問題点を解決するための手段） 前記目的を達成するため、本考案のリセツト経路検出回
路は、リセツト入力端子（ＲＳＩ）とリセツト出力端子
（ＲＳＯ）を有する試験されるべき制御回路に接続する
リセツト状態検出回路において、前記制御回路にリセッ
ト信号を送るための独自のリセット回路７と、前記制御
回路のリセツト入力端子（ＲＳＩ）に接続されるリセツ
ト回路７の出力および前記制御回路のリセツト出力端子
（ＲＳＯ）の出力の二つの出力を二つの入力とし、前記
二つの入力に同時に信号が加わつた場合を前記制御回路
の外部からリセツトパルスが入力されたと判断し、前記
二つの入力のうち前記制御回路のリセツト出力端子（Ｒ
ＳＯ）のみから信号入力があつた場合を前記制御回路の
内部においてリセツトパルス発生があつたと判断する判
別手段と、その判断した結果を記憶する記憶手段とを有
する構成とする。

さらに判別手段はリセツト端子つきフリツプフロツプ１
のリセツト端子Ｒ₁にリセツト回路７の出力を与え、そ
のクロツク端子（ＣＫ）に制御回路のリセツト出力端子
（ＲＳＯ）の信号を反転して与えるものであり、前記記
憶手段はセツト端子およびリセツト端子つきフリツプフ
ロツプ２のデータ端子Ｄ₂にリセツト端子つきフリツプ
フロツプ１の出力が与えられ、そのクロツク端子ＣＫ₂
に前記制御回路のリセツト出力端子（ＲＳＯ）信号が与
えられる構成とする。

（実施例） 次に本考案について図面を参照して説明する。

第１図は本考案による一実施例の回路を試験される制御
回路のロジツク回路の関係部分とともに示した回路説明
図である。

第２図は従来のリセット状態検出回路を示す回路説明図
である。

第３図は第１図の実施例の回路の動作を示すタイミング
チヤートである。

第１図において、図中に点線で示したＸ……Ｘから左の
部分は試験される制御回路のロジツクパネルの一部を示
し、Ｙ……Ｙから右の部分は試験装置に含まれる本考案
の実施例のリセツト状態検出回路を示している。

同図においてリセツト端子つきフリツプフロツプ（以
下、第１ＦＦという。）１はリセツトパルスが制御回路
（ロジツクパネル）の内部で発生したものか、外部から
のリセツトパルスによるものかを判別するもので、デー
タ端子Ｄ₁には常に高電位（以下、“Ｈ”という。）が
与えられており、リセツト端子Ｒ₁は試験装置内部のリ
セツト回路７の出力に接続されている。また第１ＦＦ１
のクロツク端子ＣＫ₁はロジツクパネルのリセツト出力
端子ＲＳＯに接続されている入力端子８からノツト回路
３を介して接続されている。

同図のセツト端子、リセツト端子つきフリツプフロツプ
（以下、第２ＦＦという。）２は第１ＦＦ１の出力端子
Ｑ₁の内容を記憶するもので、データ端子Ｄ₂は第１ＦＦ
１の出力端子Ｑ₁に接続されている。また、クロツク端
子ＣＫ₂は入力端子８に接続されている。

第２ＦＦ２のセツト端子Ｓ₂には制御回路からのチツプ
セレクト信号（以下、ＣＳ信号という。）ＣＳと、デー
タ信号（以下、ＤＡ信号という。）の二つの信号を入力
とするナンド回路４の出力が与えられ、リセツト端子Ｒ
₂にはＣＳ信号と、ＤＡ信号を入力とするノツト回路６
の出力を入力とするナンド回路５の出力が与えられてい
る。

なお、９はリセツト回路７の出力をロジツクパネルに与
えてリセツトするためのリセツト出力端子であり、１０
は第２ＦＦ２のＱ₂出力を外部へ取出して記録装置に記
録させたり、他の関係機器の制御するための出力端子で
ある。

次に本実施例の動作について説明する。

たとえば、試験装置のリセツト回路７からリセツト信号
として負のパルスが出力されると、第１ＦＦ１がリセツ
トされ、その端子Ｑ₁は低電位（以下、“Ｌ”とい
う。）となる。同時にリセツト回路７の負のパルスは試
験装置の出力端子９、ロジツクパネルの入力端子ＲＳ
Ｉ、ノツト・ノア回路１４、ロジツクパネルの出力端子
ＲＳＯを介して試験装置の入力端子８に与えられるの
で、これがノツト回路３で反転されて第１ＦＦ１のクロ
ツク端子ＣＫ₁に与えられる。このとき同時に第２ＦＦ
２のクロツク端子ＣＫ₂には入力端子８の信号がそのま
ま与えられるので、リセツトが解除されるときの波形の
立上りで第２ＦＦ２は第１ＦＦ１のＱ₁出力を読込み第
２ＦＦ２のＱ₂出力は“Ｌ”となる。

このようにリセツト回路７からリセツトパルスを与えた
場合の各部波形は第３図の時刻ｔ₀〜ｔ₁の間に示してい
る。また、制御回路のロジツクパネル内のリセツト回路
１１，１２などでリセツトパルスが発生するとロジツク
パネルの出力端子ＲＳＯを介して試験装置の入力端子８
にのみリセツトパルスが与えられ、第１ＦＦ１のリセツ
ト端子Ｒ₁にはリセツトパルスは与えられず“Ｈ”のま
まであるので、第１ＦＦ１はリセツトされず、ロジツク
パネルの出力端子ＲＳＯの波形の立下りで第１ＦＦ１の
Ｑ₁出力は“Ｈ”となり、つぎに出力端子ＲＳＯの波形
の立上りで第２ＦＦ２が第１ＦＦ１の出力Ｑ₁を読込み
第２ＦＦ２の出力Ｑ₂は“Ｈ”となる。

リセツトパルスがロジツクパネル内部で発生したときの
状況を第３図の時刻ｔ₁〜ｔ₂に示す。

このように第２ＦＦ２のＱ₂出力は、リセツトパルスが
制御回路の外部から与えられたときは“Ｌ”となり、内
部からリセツトパルスが発生したときは“Ｈ”となり、
次回いづれかからリセツトパルスの発生があるまで第２
ＦＦ２がその状態を保持し記憶する。

したがつて、第２ＦＦ２のＱ₂出力を外部の記録装置に
記録させることもできるし、また他の装置のリセツトな
どの制御信号として使用することができる。

また本実施例の回路では、制御回路のチツプセレクト信
号ＣＳと制御データ信号ＤＡを入力とするアンド回路４
の出力を第２ＦＦ２のセツト端子Ｓ₂に入力し、ＤＡ信
号をノツト回路６で反転させたものとＣＳ信号の二つの
信号を入力とするアンド回路５の出力を第２ＦＦ２のリ
セツト端子Ｒ₂の入力とすることによつてＣＳ信号とし
てパルスが与えられたとき、ＤＡ信号が“Ｈ”であれば
第２ＦＦ２をセツトしてＱ₂出力を“Ｈ”とし、そのと
きＤＡ信号が“Ｌ”であれば第２ＦＦ２をリセツトして
Ｑ₂出力を“Ｌ”とすることができる。そこであらかじ
めプログラムに組込まれたＤＡ信号にもとづいてＣＳ信
号のタイミングによりＱ₂出力の“Ｈ”，“Ｌ”を自由
に変え、Ｑ₂出力を出力端子１０から外部へ取出して他
の機器の制御に使用することができる。

（考案の効果） 以上説明したように本考案は、試験される制御回路のリ
セツト入力信号と、リセツト出力信号の二つの信号を入
力とし、二つの信号に同時にリセツトパルスがあれば、
そのリセツトパルスは制御回路外部で発生したものであ
り、また制御回路のリセツト出力信号にのみリセツトパ
ルスがあつたときは、そのリセツトパルスは内部で発生
したものであると判断する手段を有し、かつ、その内容
を記憶する手段を有することにより、制御回路のリセツ
トが、内部に起因するリセツトか、あるいは外部に起因
するものであるかを判別することができるので、その一
時記憶された内容を出力として取出し、外部で記録する
ことができるし、また他の関連機器の制御にも使用する
ことができるという効果がある。

なお、前記の実施例においては、制御回路からのＣＳ信
号とＤＡ信号を加えたとき、前記の記憶する手段の記憶
内容を自由に変更できる回路を付加しているので、制御
回路のリセツトとは関係のない独立した制御信号を出力
させることができ、各種の試験に便利な用途の広い制御
信号が得られるという効果もある。

【図面の簡単な説明】

第１図は本考案の一実施例の回路を制御回路に接続した
状態で示す回路説明図である。 第２図は第１図の実施例によつて試験される制御回路列
の一部を示した回路説明図である。 第３図は第１図の実施例の回路動作を各部波形で示した
タイミングチヤートである。 １……リセツト端子つきフリツプフロツプ（第１ＦＦ） ２……セツト端子、リセツト端子つきフリツプフロツプ
（第２ＦＦ） ３，６……ノツト回路 ４，５……ナンド回路 ７，１１，１２，１３……リセツト回路 ８……入力端子 ９……試験機のリセツト出力端子 １０……出力端子 １４，１５……ノツト・ノア回路

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】リセット入力端子とリセット出力端子を有
   し、試験されるべき制御回路に接続されるリセット状態
   検出回路において、 前記制御回路にリセット信号を送るための独自のリセッ
   ト回路と、 前記制御回路のリセット入力端子に接続される前記リセ
   ット回路の出力、および前記制御回路の前記リセット出
   力端子の出力の二つの出力を入力とし、前記二つの入力
   に同時に信号が加わった場合を前記制御回路の外部から
   リセットパルスが入力されたと判断し、前記二つの入力
   のうち前記制御回路のリセット出力端子のみから信号入
   力が会った場合を前記制御回路の内部においてリセット
   パルス発生があったと判断する判別手段と、 その判断した結果を記憶する記憶手段とを有し、前記判
   別手段はリセット端子つきフリップフロップのリセット
   端子に前記独自のリセット回路の出力を与え、そのクロ
   ック端子に前記制御回路のリセット出力端子の信号を反
   転して与えることを特徴とするリセット状態検出回路。
2. 【請求項２】前記記憶手段はセット端子およびリセット
   端子つきフリップフロップのデータ端子に前記リセット
   端子つきフリップフロップの出力が与えられ、そのクロ
   ック端子に前記制御回路のリセット出力端子信号が与え
   られることを特徴とする実用新案登録請求の範囲第１項
   記載のリセット状態検出回路。