JPH0331893A - マトリクス表示装置の走査回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、ｍ本の横列と０本の縦列の各交点に７トリク
ス状に（ｍ×ｎ）個の表示素子を配置して成るマトリク
ス表示装置において、該（ｍｘｎ）個の表示素子を走査
する走査回路の改良に関するものである（但しｍ、ｎは
それぞれ整数）。

（従来の技術） マトリクス表示装置を構成するアクティブマトリクス基
板と外付駆動回路との接続線数低減及び外付駆動回路基
板の小形化を図る方法については、特開昭６２−１５５
９９号公報に記載されている。

これは、走査電極駆動部をマトリクススイッチで構成し
てアクティブマトリクス基板に内蔵させるものである。

以下、第１７図を参照してこの従来技術にかかる走査回
路を説明する。

つまりこの走査回路は、走査電極線Ｇが０本ずつｍ個の
ブロックに分割され、それぞれ走査電極Ｇに第１のＭＯ
ＳトランジスタＭのドレインが（妾続されている。３亥
ＭＯ３）ランジスタのゲートはブロック毎にまとめて１
個の駆動端子Ｂに接続されており、該駆動端子数はブロ
ック数と同じｍ個である。また、前記トランジスタＭの
ソースは、ゲートが接続している前記駆動端子Ｂとは別
に設けたｎ個の駆動端子（Ａ１〜Ａｎ）のいずれかに接
続している。

さらに、それぞれの走査電極Ｇには第２のＭＯＳトラン
ジスタＮのドレインが接続している。該第２のトランジ
スタＮのソースはすべて共通に一つの駆動端子Ｖ　ＧＯ
ＦＦに接続しており、ゲートはブロック毎にまとめて第
１のトランジスタＭのそれとは別の駆動端子Ｃに接続さ
れている。

以上の様に構成された走査回路は、前記第１のトランジ
スタＭのゲートを接続するｍ個の駆動端子（８１〜８ｍ
）に人力する信号と、前記第１のトランジスタＭのソー
スを接続するｎ個の駆動端子（Ａｔ〜Ａｎ）とで（ｍ×
ｎ）本の走査電極Ｃ（１）〜Ｇ（ｍ、ｎ）の選択及び非
選択を決める。

即ち先ず駆動端子Ｂ１が駆動された状態のもとで、ｎ個
の駆動端子Ａ１〜Ａ、　ｎが順次駆動されると、先ずト
ランジスタＭ（１）がオンして走査電極Ｇ　（１）が選
択され、次にトランジスタＭ（２）がオンして走査電極
Ｇ（２）が選択され、以下同様にして最後にトランジス
タＭ　（ｎ）がオンして走査電極Ｇ　（ｎ）が選択され
る。走査電極Ｇ（１）〜Ｇ　（ｎ）を横一列に配置され
たｎ個の表示素子に対応させておけば、これで横−列分
の走査が完了する。

次に駆動端子Ｂ２が駆動された状態のもとで、ｎ個の駆
動端子Ａｌ−Ａｎを順次駆動すれば、同様にして第２行
目の横−列分の走査を行うことができる。

また、前記第１のトランジスタＭのゲートに端子Ｂから
オフ電圧を人力して非選択状態としているブロンクでは
、前記第２のトランジスタＮのゲートに駆動端子Ｃから
オン電圧を供給して走査電極Ｇを安定な非選択電圧に保
つ構成となっていた。

即ち駆動端子Ｂ１がオン電圧であれば、トランジスタＭ
（１）は、駆動端子Ａｔのオン、オフに応じて走査電極
Ｇ（１）もオン又はオフとなるわけであるが、駆動端子
Ｂ１がオフ電圧に変わると、走査電極Ｇ（１）は、その
ときまでオンであればオンを、オフであればオフ状態を
採ることとなり、状態が不定ということになるので、こ
れを避けるため、駆動端子Ｂ１がオフのときには、駆動
端子Ｃ１をオンにしてトランジスタＮ（１）を導通させ
て固定された電位Ｖ　ＧＯＦＦを該］・ランジスクＮ（
１）のドレイン電極から走査電極Ｇ　（１）に供給して
安定な非選択電圧（電位Ｖ　ＧＯＦＦ　）に保つわｌ」
である。

［発明が解決しようとする課題］ 上記従来技術は、走査電極Ｇの選択及び非選択を決める
前記第１のトランジスタＭを制御する為の駆動端子Ｂの
他に、非選択状態にある走査電極Ｇを一定の非選択電圧
に保つ為の第２のトランジスタＮを制御する駆動端子Ｃ
が必要であった。

本発明の目的は、かかる駆動端子Ｃを不要として、それ
により、マトリクス表示装置を構成するパネルとパネル
の外付駆動回路との間の接続端子数を減らし、製造上の
歩留り向上、外付駆動回路の規模縮少を可能にするマト
リクス表示装置の走査回路を提供することにある。

（課題を解決するための手段） 上記目的を達成するために、第１のトランジスタ（以下
、走査トランジスタと呼ぶ）Ｍに入力する１３号Ｂある
いは走査トランジスタＭから出力される信号から第２の
トランジスタ（以下、安定化トランジスタと呼ぶ）Ｎを
制御する信号を形成する回路を、走査トランジスタＭ及
び安定化トランジスタＮと同一パネル上に同時に形成し
て、端子Ｃを４更に設けることを不要にした。

〔作用〕

安定化トランジスタＮを制御する信号を形成する安定化
回路用制御回路を、走査トランジスタＭ及び安定化トラ
ンジスタＮと同じプロセスでアクティブマトリクスパネ
ル上に形成し、かっ、該制御回路は走査トランジスタＭ
の制御信号を受けて動作するようにする。このため、安
定化トランジスタＮの制御信号を外部から入力する端子
Ｃは必要なくなるので、外付駆動回路とパネルとの接続
線数を低減することができる。

〔実施例］ 以下、本発明の一実施例を第１図により説明する。

同図において、１はＭＯＳトランジスタで構成されるス
イ・ンチング回路（第１７図における左端のトランジス
タＭで構成される回路に相当）で、２はＭＯＳトランジ
スタで構成される安定化回路（第１７図における右端の
トランジスタＮで構成される回路に相当）、Ｐ　（ｊ）
、Ｑ　（ｊ）（ｊ＝１．２．・・・、ｍ）はＭＯＳ）ラ
ンジスタであり、３は安定化回路２の制御回路３である
。また、Ｇ（Ｋ）（Ｋ＝１．２．−、ｍｎ）は走査電極
であり、走査電極数０本ずつｍ個のブロンクに分割され
ている。尚、端子Ａｉ　、Ｂｊ　（ｉ＝１，２．・・・
ｎ、、ｎ＋１、ｊ＝１．　２．−、　ｍ）、　ＶＯＮ、
　ＶＯＦＦＶ　ＧＯＦＦは本走査回路の外付回路からの
駆動信号の印加端子である。

第１図のスイッチング回路ｌの詳細を第２図に、安定化
回路２の詳細を第３図にそれぞれ示す。また、第１図の
制御回路３は端子Ｂｌ、Ｂ２．　・・・Ｂｍの信号を反
転して端子ＣＩ　、　　Ｃ２、・・・、　　Ｃｍに出力
するインバータ回路であると云える。

第２図のスイッチング回路ｌは、ＭＯＳ）ランジスタＭ
　（Ｋ）（Ｋ＝１．２．−・−、ｍｎ）、外付回路から
駆動信号を入力する端子Ａｉ　（ｉ＝１゜２　−　　ｎ
、ｎ＋１）、Ｂｊ　（ｊ＝１．２、・・・ｍ）で構成さ
れる。スイッチング回路１の走査ＭＯＳトランジスタＭ
　（Ｋ）のゲートはブロック毎に順次端子Ｂｌ、Ｂ２．
・・・、Ｂｍに接続している。

また走査トランジスタＭ　（Ｋ）のドレインは、順次く
り返し端子ＡＩ　、　Ａ２　、・・・、Ａｎ＋ｌに接続
している。

第３図の安定化回路２は、ＭＯＳ）ランジスタＮ　（Ｋ
）（Ｋ＝１．２．　・−、ｍｎ）　、外部からの入力端
子Ｖ　ＧＯＦＦ、制御回路３からの入力端子ＣｌＣ２，
・・・、Ｃｍで構成される。安定化回路２の安定化ＭＯ
３）ランジスタＮ　（Ｋ）のゲートもブロック毎に、順
次端子ＣＩ、Ｃ２，・・・、　　Ｃｔａに接続している
。また、安定化ＭＯＳトランジスタＮのソースはすべて
共通に端子Ｖ　ＧＯＦＦに接続する。

スイッチング回路ｌを第２図、安定化回路２を第３図と
した時の第１の実施例を示す回路を１本の走査１を極Ｇ
１についてのみ描いた回路を第１Ａ図に示す。これによ
り、第１図乃至第３図の間の接続関係が具体的に理解さ
れるであろう。

次に第１図に示した実施例の回路動作を第４図の動作波
形例を用いて第２図、第３図も参照しながら説明する。

第４図に示した信号レベル”Ｈ”、”Ｌ、′は各端子に
ついて相対的なものであり、端子によって異なる電圧振
幅をもつ場合もある。

例えば、画面表示部にある画素毎の図示せざるトランジ
スタのゲートが走査型＋ｉＧに接続され、また、該画素
毎のトランジスタのドレイン電圧が−１１，５Ｖから＋
１．５■の間で変化すると仮定すると、画面表示する為
に必要な走査電極電圧は゛１１パレベルが±５■、“Ｌ
　”レベルが一２ＯＶである。

ここで、スイッチング回路１の端子Ａｉ及び端子Ｂｊの
電圧振幅は走査電極Ｇの電圧振幅具」二にする必要があ
り、端子Ｂｊ　に与える“Ｈ”レベルの電圧は端子Ａｉ
に与える“Ｈ’“レベル電圧以上にする必要がある。

例えば、走査電極Ｇを前記の電圧で走査すると仮定する
と、端子Ａ１のＨ”レベルを２６ｖ。

ＩＩ　Ｌ　１ルヘルを一２０■、端子Ｂｊ　の“１４パ
レベルを３２Ｖ、”“Ｌ″°°レヘル２ＯＶに設定する
とよい。なお、端子Ａｉ　、Ｂｊ　に印加する電圧値は
、要求される走査トランジスタの動作時間及び走査トラ
ンジスタＭの特性等に合わせて変える必要がある。

また、端子Ａｉの波形については、走査電極選択電圧を
°’　Ｈ”レベル、非選択電圧を“Ｌ”レベルとして示
しである。端子Ｂｉ、Ｃｉ　の波形についてはそれぞれ
走査用ＭＯＳトランジスタＭ　（Ｋ）　。

制御用ＭＯ３Ｉ−ランジスタＰ（ｊ）、Ｑ（ｊ）安定化
ＭＯＳトランジスタＮ　（Ｋ）がオン状態となるゲート
電圧を“Ｈ′ルベル、オフ状態となるゲート電圧を゛′
Ｌ゛°レベルとして示している。

初期状態において、端子Ｂｌ、Ｂ２　　・・・、　　Ｂ
ｍには”Ｌ”レベルを供給し、全ての走査用ＭＯＳトラ
ンジスタＭ　（Ｋ）をオフ状態にする。

この時、制御用ＭＯＳトランジスタＱ　（ｊ）もオフ状
態であるから制御用ＭＯ３）ランジスタＰ（１）、Ｐ　
（２）、＝−、Ｐ　（ｍ）は端子ＶＯＮに与えられる″
Ｉ］”レベル電位を端子ＣＩ、Ｃ２，・・・Ｃｍに供給
する。従って、全ての安定化ＭＯＳトランジスタＮ　（
１）、Ｎ　（２）、　・・−、Ｎ　（ｍｎ）はオン状態
になり、端子Ｖ　ＧＯＦＦに与えられる走査電極非選択
電位（第４図では”　Ｌ　”レベルと表示）が走査電極
線Ｇ　（１）、Ｇ　（２）、−、Ｇ　（ｍｎ）に印加さ
れる。

ここで、制御用ＭＯＳトランジスタＰ（ｊ）。

Ｑ（ｊ）及び端子Ｖ　Ｏｆ”Ｆの入力電圧は、制御用Ｍ
ＯＳトランジスタＰ　（Ｋ）　、　　Ｑ　（Ｋ）がオン
状態の時に端子ＣＫを゛Ｌ″レヘレベする様に設定する
と、次に端子Ｂ１にＨ°“レベルが人力されると、第１
ブロックのｎ個の走査用ＭｏＳトランジスタＭ　（１）
、　Ｍ　（２）、−、Ｍ　（ｎ）及び制御用ＭＯＳトラ
ンジスタＱ（１）がオン状態になり、端子ＣＩは“′Ｌ
”レベルになるので安定化ＭＯＳトランジスタＮ　（１
）、　　Ｎ　（２）、　＝、　Ｎ　（ｎ）はオフ状態に
なる。

この結果、端子ＡＩ　、　　Ａ２　、　　・・・、Ａｎ
に加えられる走査用信号が第１ブロックの０本の走査電
極線Ｇ　（１）、　　Ｇ　（２）、　・＝、　　Ｇ　（
ｎ）に伝えられる。第１ブロック以外の走査電極線Ｇ（
ｎ＋１）。

Ｇ　（ｎ→−２）、・・・、Ｇ　（ｍｎ）は初期状態の
まま走査電極非選択電位（°“Ｌ”レベル）を出力し続
けている。

この時、端子Ａｔ　、Ａ２、−、Ａｎに、第４図の波形
例に示される様な順次走査信号が与えられると、オン状
態にあるｎ個の走査用ＭＯ３）ランジスタＭ　（１）、
　Ｍ　（２）、−、Ｍ　（ｎ）を通して、走査電極線Ｇ
　（１）　、　Ｇ　（２）　、　・＝、　Ｇ　（ｎ）が
順次選択状態となり、順次走査出力が得られる。

次に、端子Ｂ１に°″Ｌ”レベルを与えて、ｎ（ＩＩＩ
の走査用ＭＯ３）ランジスタＭ（１）、Ｍ（２）・・・
、Ｍ（ｎ）及び制御用ＭＯ３）ランジスタＱ（１）をオ
フ状態にし、安定化ＭＯ３）ランジスタＮ　（１）　、
　　Ｎ　（２）　、−、Ｎ　（ｎ）をオン状態にすると
、再び端子Ｂ１に“”Ｈ″ルヘル信号が与えられるまで
、端子ＡＩ　、　Ａ２　、　・・・、Ａｎに与えられる
信号にかかわらず第１ブロックの走査電極線Ｇ　（１）
　、　　Ｇ　（２）　、　−、Ｇ　（ｎ）は非選択電位
に保たれる。

ここで端子Ａｔ　、　　Ａ２　、　・・・、　Ａ　ｎ　
、　Ａ　ｎ　＋１に１よ順次くり返される選択信号を与
え、初めに端子Ａｎ＋１がＨ”レベルになると同時もし
くはやや早く端子Ｂ２に°“Ｈ＋＋レレベを与え、第２
ブロックの走査用ＭＯＳトランジスタＭ　（ｎ＋］、）
、　　Ｍ　（ｎ＋２）、−、Ｍ　（２ｎ）及び制御用Ｍ
Ｏ５！−ランジスタＱ（２）をオン状態にし、安定化Ｍ
ＯＳトランジスタＮ　（１）、Ｎ　（２）、　・”、Ｎ
　（２ｎ）をオフ状態にする。

この状態を走査電極Ｇ（２ｎ）の電位が、走査電極選択
電位から非選択電位に立下るまで続けることにより、端
子Ａｎ＋ｌ、ＡＩ　、−・−、Ａｎ−１に印加される順
次走査信号により第２ブロックの走査型Ｊ蛋Ｇ　（ｎ＋
１）、Ｇ　（ｎ＋２）、−、Ｇ　（２ｎ）が順次選択さ
れる。以下第３プロ・ツクでは端子Ａｎ、Ａｎａ１．Ａ
ｔ　、−、Ａｎ−２に印加される順次遺灰信号により走
査電極Ｇ　（２ｎ＋１）、　Ｇ　（２ｎ＋２）　・・・
、Ｇ（３ｎ）が順次選択されるという様に、端子ＡＩ　
、　　Ａ２　、　　・・・、Ａｎ＋１に順次くり返し加
えられる選択信号と、走査用ＭＯＳトランジスタＭ　（
Ｋ）をｎ個ずつのプロ・ツクとし、そのブロック毎の端
子Ｂｌ、Ｂ２．・・・、Ｂｍに順次印加する信号によっ
て（ｍ×ｎ）本の走査電極Ｇ（１）、Ｇ　（２）、−、
Ｇ　（ｍｎ）が走査される。

ここで、第に番目（Ｋ＝１．２．・・・、ｍ）にある境
界部の走査ｉｉｔ極Ｇ　（ｎ（Ｋ　−１，）＋　１）　
、　Ｇ　（Ｋｎ）と中央部の走査電極Ｃ（ｎ（Ｋ　−１
）＋２）　。

・・・、Ｇ（Ｋｎ−１＞の電圧波形を相似なものにする
には、端子ＢＫには走査電酒Ｇ　（ｎ　（Ｋ　−１）＋
−１）が立上ってから走査電極Ｇ　（Ｋｎ）が立下るま
で“Ｉ　Ｈｌ“レベルが印加されなければならない。

この時、走査？ｉｌＪＭＧ　（ｎ（Ｋ　−ｌＮ−１）が
２度立上ることがない様にする為には端子Ａｉの数を増
やしてやればよい。

走査電極線Ｇ　（Ｋ）（Ｋ＝１．２．−、Ｉｎ）の立上
り始めより立下げ終えるまでの時間が端子Ａｉに与える
信号のシフト幅の２倍、３倍、・・・Ｘ倍であれば、端
子Ａｔの数は（ｎ＋１）個、（ｎ＋２）個、−＝、　　
（ｎ＋ｘ−１）個となり、第１図の本発明の走査回路で
はシフト幅の２倍までの走査回路である。

この第１図の本発明の走査回路によれば、（ｎＸｍ）本
の走査電極線を（ｍ＋（ｎ　＋１．）＋３１本の外付回
路との接続線数で走査できる。また、端子Ｖ　ＧＯＦＦ
と端子Ｖ　ＯＦＦに与える電圧が同じならば（ｍ＋（ｎ
＋１）＋２）本の外付回路との接続８ｉ！９Ｉ￥１゜で
よい。

本発明の他の一実施例を第５図に示す。第１図。

第２図、第３図において示したのと同等の素子及び端子
７回路には同じ符号を付している。第１図の実施例と異
なる点は、端子Ｂに入力する信号を単に反転させていた
・インバータ回路である制御回路３に、端子Ｂ」を”）
（゛レベルにする直前に選択される走査電極Ｇ（ｊ−１
）ｎと、端子Ｂｊを”］、゛レレヘした直後に選択され
る走査電極Ｇｊｎ＋１の電圧とで安定化回路２を制御す
る信号のレベルを変化させるスイッチング機能をもたせ
た点である。

第５図の実施例を第６図の動作波形例を用いて説明する
。

信号Ｃ１は、走査型ｔｍＧ（ｍｎ）が立上り始めると同
時に立下り始める。そして、端子Ｂ１に°゛Ｉ］゛°Ｉ
］゛°レヘルている間は信号Ｃ１は“Ｌ　”レベルを保
ち、端子Ｂ１に“Ｌ″レベル入力された後、走査電極Ｇ
　（ｎ＋１）の立上りで信号Ｃ１も立上る。

次の第２ブロックでは、端子Ｂ２にｌ　Ｈ１ルベルが入
力される前に立上る走査型１ｉＧｎによって信号Ｃ２は
立下げられ、端子Ｂ２に°Ｉ　Ｌ　ｌ”レベルが入力さ
れた後、走査電極Ｇ　（２ｎ＋１）によって信号Ｃ２は
立上がり始める。

第１図の実施例では常に制御用ＭＯ３）ランジスタＰ　
（ｊ）に常にバイアス電流を流していたのに比べ、第５
図の実施例では電流が流れるのはスイッチング時のみで
あり低消費電力となる。また、外付回路との接続線数は
第１図のそれと同じである。

第７図は、本発明の他の一実施例を示す回路図である。

第５図の実施例と異なる点は、第５図で制御用ＭＯＳト
ランジスタＱ　（ｊ）が接続している走査用ＭＯＳトラ
ンジスタＭ　（Ｋ）と同しタイミングでスイッチング動
作するＭＯ３ｈラントランジスタ）を新たに設け、第５
図では走査電極Ｇ（Ｋ）の電圧変化でスイッチングして
いた制御用ＭＯ３！−ランジスタＱ　（ｉ）を、新たに
設けたＭＯＳ）ランジスタＲ（ｉ）の出力電圧変化でス
イ・７チングするようにしている点である。第７図の動
作タイミングは第５図のそれと同じであり第６図に示す
通りである。

第７図の実施例では、第５図の実施例のように走査電極
により負荷が異なることがない為、すべての走査電極Ｇ
　（Ｋ）で相似な電圧波形が得られ乙ことになる。

第８図は、本発明の他の実施例の要部としての、走査の
ためのスイッチング回路を示す回路図である。

第２図に示したスイッチング回路と異なる点は、第２図
で外付回路で端子Ａｉに与えた信号を、第８図では、Ｍ
ＯＳトランジスタ５（１）、５（２）。

・・・、ｓ　（（ｉ＋１）（ｊ＋１））と端子Ｘｉ、Ｘ
２゜・・・、Ｘｉ＋１及び端子Ｙｌ　、　Ｙ２　、・・
・、Ｙｊ＋ｌから入力する信号で形成している点にある
。

第９図に、第８図の動作波形例を示す。走査型ＪＩＧ　
（１）、Ｇ　（２）、−、Ｇ　（ｍｎ）のうち、端子Ｘ
、Ｙ、ＢのすべてがＨレベルである走査電極が選択され
る。

第１０図は、本発明の更に他の実施例の要部としての制
御回路と安定化回路の１部を示す回路図である。

第１図の制御回路３及び第３図の安定化回路２と異なる
点は、第８図に示したそれと同じ端子Ｙ１　、　　Ｙ２
、−、　　Ｙｊ＋４　ニ制御回路のＭｏｓトランジスタ
Ｑ’（１）、Ｑ’（２）、　　・・・、Ｑ’（ｊ（川）
のゲートを接続し、ＭＯＳトランジスタＱ’（１）Ｑ“
（２）、・・・、Ｑ’（ｊ＋１）の出力は、第８図にお
いて端子Ｙｌ　、　　Ｙ２　、・・・、Ｙｊ＋１それぞ
れに印加される信号に制御される走査電極に接続されて
いる安定化トランジスタのゲートをまとめて、それに共
通に出力されるようにした点である。例えば、第１０図
では、ＭＯ３Ｉ−ランジスタＱ’（１）の出力は、走査
電極Ｇｌ　、　　Ｇ２　、・・・、　　Ｇ１Ｇ１　Ｘ（
ｊ＋１）＋１．・・・、Ｇｉ　Ｘ（ｊ＋２）、・・・Ｇ
（ｍ　−１）Ｘ　ｉ　Ｘ　ｊに接続されている安定化ト
ランジスタＮ　（１）、　　Ｎ　（２）、・・・、　　
Ｎ　（ｉ）、　　Ｎ（ｉＸ（ｊ＋１）＋１）、・・・、
Ｎ　（ｉＸ（ｊ＋２））。

・・・、Ｎ　（（ｍ−１）ＸｉＸｊ）のゲートに接続す
る。

第１０図の制御回路と安定化回路とにより、第８図のス
イッチング回路の端子Ｙｌ　、　　Ｙ２　、・・・。

Ｙｊ＋１の信号が“し”レベルである走査電極を安定化
できる。

第１１図に、第８図のスイッチング回路、第１０図の制
御回路及び安定化回路、第１図の制御回路３と安定化回
路（詳しくは第３図に示した安定化回路）２で構成した
本発明の実施例としての走査回路のブロック図を示す。

第１１図の走査回路では、制御回路及び安定化回路は２
系統ずつ必要になりパネルに内蔵する回路規模は大きく
なるが、（ｍ±（ｉ±１）＋（ｊ＋−１）＋−３１個の
駆動端子で（ｍ×１ｘｊ）本の走査電極を走査でき、外
付駆動回路とパネルとの接続線数を大幅に低減できる。

第１２図は本発明にかかる走査回路を内蔵した表示パネ
ルを示す説明図である。８は表示パネル、７は本発明に
かかる第１図、第５図、第７図及び第１１図のいずれか
に示す走査回路であり、９はアクティブマトリクス方式
の表示部である。

第１３図は、第１２図の表示パネル９を用いた表示装置
を示すブロック図である。１１は水平走査回路であり、
ＩＯはシフトレジスタ及びラッチ等で構成される走査回
路７に印加する信号を形成する駆動回路、１２はクロッ
ク源、である。

第１４図、第１５図及び第１６図は、本発明にかかる走
査回路７を含む表示装置２４を用いた応用例である。

第１４図はテレビ受像機であり、アンテナ１３チユーナ
ＩＦ回路１４．音声処理回路１５．原色デコーダ１６．
同期分離回路１７．ガンマ補正回路１８及び表示装置２
４で構成されている。その動作の説明については通常の
テレビと同様のため省略する。

第１５図は再生機能をもった装置のデイスプレィとして
表示装置２４を用いた応用例である。第１４図と異なる
点は、アンテナ１３で受信したテレビ信号を用いず、再
生機能をもったＶＴＲ又はＶＤＰなとの装置からのビデ
オ信号を用いる点である。

第１６図は表示装置２４を、ビデオカメラのビューファ
インダとして用いた応用例である。２０はカメラの制御
回路、２１は撮像素子、２２は信号処理回路を示してお
り、人力する映像信号の切換えをスイッチ２３で行なっ
ている。第１６図の実施例の説明は周知のビデオカメラ
と同様のため省略する。

〔発明の効果〕

本発明によれば、アクティブマトリクス基１反と外付駆
動回路間の接続線数を低減させるためのマトリクススイ
ッチをブロック毎に駆動し、かつ、ブロックが非選択的
に走査電極を安定化するトランジスタをもつ方式による
走査回路をアクティブマトリクス基板に内蔵する方式に
おいて、安定化トランジスタの制御信号を内部で形成す
るので外付回路との接続線数が低減できるので、製造上
の歩留り向上の効果がある。さらに、外付駆動回路の規
模縮少もできる。

【図面の簡単な説明】

第１図は本発明の一実施例としての走査回路を一部ブロ
ック図で示した回路図、第１Ａ図は第１図におけるブロ
ック部分も具体的に示した部分回路図、第２図は第１図
におけるスイッチング回路の詳細を示す回路図、第３図
は第１図における安定化回路の詳細を示す回路図、第４
図は第１図に示した実施例の動作波形図、第５図は本発
明の他の実施例としての走査回路を示す回路図、第６図
はその動作波形図、第７図は本発明の別の実施例として
の走査回路を示す回路図、第８図は本発明の更に他の実
施例の要部を示す回路図、第９図はその動作波形図、第
１０図は本発明の更に別の実施例の要部を示す回路図、
第１１図は本発明のなお更に別の実施例を示すブロック
図、第１２図は本発明に係る走査回路を採り入れた表示
パネルの説明図、第１３図は本発明に係る走査回路を採
り入れた表示装置の説明図、第１４図乃至第１６図はそ
れぞれ本発明にかかる走査回路を採り入れたマトリクス
表示装置を使用する具体的な機器の例を示したブロック
図、第１７図は走査回路の従来例を示す回路図、である
。 符号の説明 Ｍ（］、）、Ｍ（２）　〜Ｍ（ｎｍ）　、Ｎ（］、）、
Ｎ（２）　〜Ｎ（ｍｎ）　、Ｐ（１）、Ｐ（２）　〜Ｐ
（ｍ）、Ｑ（１）、Ｑ（２）、　〜Ｑ（ｍ）　、Ｒ（１
）、Ｒ（２）〜Ｒ（ｍ）　、Ｐ　’（１）、Ｐ　’（２
）〜Ｐ　’（ｍ）、Ｑ’（１）、　　Ｑ’（２）　　〜
Ｑ’（ｍ）　　・−ＭＯＳ　　ト　ランジスタ、Ｇ（１
）　、　　Ｇ（２）　〜Ｇ（ｍ　ｎ　）　＝・走査電楕

Claims (1)

1. 【特許請求の範囲】 １、ｍ本の横列とｎ本の縦列の各交点にマトリクス状に
   配置された（ｍ×ｎ）個の表示素子を走査するマトリク
   ス表示装置の走査回路において、 横第１列のｎ個の表示素子を走査するｎ個の走査電極を
   まとめて第１ブロックとし、横第ｍ列目の第ｍブロック
   に至るまで、全表示素子の走査電極をｍ個のブロックに
   まとめ、前記各ブロック毎に、下記（イ）乃至（ニ）の
   要素を具備して成ることを特徴とするマトリクス表示装
   置の走査回路（但しｍ、ｎはそれぞれ整数）。 記 （イ）当該ブロックに属するｎ個の走査電極のそれぞれ
   に、それぞれのドレインが接続され、それぞれのソース
   は全ブロックに共通の第１の選択信号群（Ａ１〜Ａｎ＋
   １）に接続され、それぞれのゲートはまとめて各ブロッ
   クに固有の第２の選択信号Ｂｉ（但しｉ＝１〜ｎ）に接
   続された第１群のｎ個のスイッチ用トランジスタ（例え
   ばＭ（１）〜Ｍ（ｎ））、 （ロ）当該ブロックに属するｎ個の走査電極のそれぞれ
   に、それぞれのドレインが接続され、それぞれのソース
   は全ブロックに共通の第１の駆動電位Ｖ＿Ｇ＿Ｏ＿Ｆ＿
   Ｆに接続され、それぞれのゲートはまとめて各ブロック
   に固有の制御信号端子Ｃｉ（但しｉ＝１〜ｎ）に接続さ
   れた第２群のｎ個のスイッチ用トランジスタ（例えばＮ
   （１）〜Ｎ（ｎ））、 （ハ）当該ブロックに属する前記制御信号端子Ｃｉにそ
   のドレインが接続され、そのソースとゲートはまとめて
   第２の駆動電位Ｖ＿Ｏ＿Ｎに接続された第３のトランジ
   スタ（例えばＰ（１））、及び （ニ）当該ブロックに属する前記制御信号端子Ｃｉにそ
   のソースが接続され、そのドレインは第３の駆動電位Ｖ
   ＿Ｏ＿Ｆ＿Ｆに接続され、そのゲートは前記第２の選択
   信号Ｂｉに接続された第４のトランジスタ（例えばＱ（
   １））。 ２、ｍ本の横列とｎ本の縦列の各交点にマトリクス状に
   配置された（ｍ×ｎ）個の表示素子を走査するマトリク
   ス表示装置の走査回路において、 横第１列のｎ個の表示素子を走査するｎ個の走査電極を
   まとめて第１ブロックとし、横第ｍ列目の第ｍブロック
   に至るまで、全表示素子の走査電極をｍ個のブロックに
   まとめ、前記各ブロック毎に、下記（イ）乃至（ニ）の
   要素を具備して成ることを特徴とするマトリクス表示装
   置の走査回路（但しｍ、ｎはそれぞれ整数）。 記 （イ）当該ブロックに属するｎ個の走査電極のそれぞれ
   に、それぞれのドレインが接続され、それぞれのソース
   は全ブロックに共通の第１の選択信号群（Ａ１〜Ａｎ＋
   １）に接続され、それぞれのゲートはまとめて各ブロッ
   クに固有の第２の選択信号Ｂｉ（但しｉ＝１〜ｎ）に接
   続された第１群のｎ個のスイッチ用トランジスタ（例え
   ばＭ（１）〜Ｍ（ｎ））、 （ロ）当該ブロックに属するｎ個の走査電極のそれぞれ
   に、それぞれのドレインが接続され、それぞれのソース
   は全ブロックに共通の第１の駆動電位Ｖ＿Ｇ＿Ｏ＿Ｆ＿
   Ｆに接続され、それぞれのゲートはまとめて各ブロック
   に固有の制御信号端子Ｃｉ（但しｉ＝１〜ｎ）に接続さ
   れた第２群のｎ個のスイッチ用トランジスタ（例えばＮ
   （１）〜Ｎ（ｎ））、 （ハ）当該ブロックに属する前記制御信号端子Ｃｉにそ
   のドレインが接続され、そのソースは第２の駆動電位Ｖ
   ＿Ｏ＿Ｆ＿Ｆに接続され、そのゲートは、当該ブロック
   より一つ前のブロックに属した前記第１群のｎ個のスイ
   ッチ用トランジスタ（例えばＭ（１）〜Ｍ（ｎ））の中
   の最後のトランジスタ（例えばＭ（ｎ））のドレインに
   接続された第３のトランジスタ（例えばＰ（２））、及
   び （ニ）当該ブロックに属する前記制御信号端子Ｃｉにそ
   のソースが接続され、そのドレインは第３の駆動電位Ｖ
   ＿Ｏ＿Ｎに接続され、そのゲートは、当該ブロックより
   一つ後のブロックに属した前記第１群のｎ個のスイッチ
   用トランジスタ（例えばＭ（２ｎ＋１）〜Ｍ（３ｎ））
   の中の最初のトランジスタ（例えばＭ（２ｎ＋１））の
   ドレインに接続された第４のトランジスタ（例えばＱ（
   ２））。 ３、ｍ本の横列とｎ本の縦列の各交点にマトリクス状に
   配置された（ｍ×ｎ）個の表示素子を走査するマトリク
   ス表示装置の走査回路において、 横第１列のｎ個の表示素子を走査するｎ個の走査電極を
   まとめて第１ブロックとし、横第ｍ列目の第ｍブロック
   に至るまで、全表示素子の走査電極をｍ個のブロックに
   まとめ、前記各ブロック毎に、下記（イ）乃至（ヘ）の
   要素を具備して成ることを特徴とするマトリクス表示装
   置の走査回路（但しｍ、ｎはそれぞれ整数）。 記 （イ）当該ブロックに属するｎ個の走査電極のそれぞれ
   に、それぞれのドレインが接続され、それぞれのソース
   は全ブロックに共通の第１の選択信号群（Ａ１〜Ａｎ＋
   １）に接続され、それぞれのゲートはまとめて各ブロッ
   クに固有の第２の選択信号Ｂｉ（但しｉ＝１〜ｎ）に接
   続された第１群のｎ個のスイッチ用トランジスタ（例え
   ばＭ（１）〜Ｍ（ｎ））、 （ロ）当該ブロックに属するｎ個の走査電極のそれぞれ
   に、それぞれのドレインが接続され、それぞれのソース
   は全ブロックに共通の第１の駆動電位Ｖ＿Ｇ＿Ｏ＿Ｆ＿
   Ｆに接続され、それぞれのゲートはまとめて各ブロック
   に固有の制御信号端子Ｃｉ（但しｉ＝１〜ｎ）に接続さ
   れた第２群のｎ個のスイッチ用トランジスタ（例えばＮ
   （１）〜Ｎ（ｎ））、 （ハ）当該ブロックに属する前記制御信号端子Ｃｉにそ
   のドレインが接続され、そのソースは第２の駆動電位Ｖ
   ＿Ｏ＿Ｆ＿Ｆに接続された第３のトランジスタ（例えば
   Ｐ（１））、 （ニ）当該ブロックに属する前記制御信号端子Ｃｉにそ
   のソースが接続され、そのドレインは第３の駆動電位Ｖ
   ＿Ｏ＿Ｎに接続された第４のトランジスタ（例えばＱ（
   １））、 （ホ）そのソースが前記第３のトランジスタ（例えばＰ
   （１））のゲートに接続され、そのドレインが前記第１
   の選択信号群（Ａ１〜Ａｎ＋１）の中の一つに接続され
   、そのゲートが当該ブロックより一つ前のブロックに対
   応する第２の選択信号（例えばＢｍ）に接続された第５
   のトランジスタ（例えばＲ（１））、及び （ヘ）そのドレインが前記第４のトランジスタ（例えば
   Ｑ（１））のゲートに接続され、そのソースが前記第５
   のトランジスタ（例えばＲ（１））のドレインに接続さ
   れ、そのゲートが当該ブロックより一つ後のブロックに
   対応する第２の選択信号（例えばＢ１）に接続された第
   ６のトランジスタ（Ｒ’（１））。 ４、請求項１、２又は３に記載のマトリクス表示装置の
   走査回路において、前記（イ）における第１の選択信号
   群（Ａ１〜Ａｎ＋１）が、ｉ個ずつからなる複数グルー
   プに分割され、各グループ毎に該グループを構成するｉ
   個のスイッチ用トランジスタ（例えばＳ（１）〜Ｓ（ｉ
   ））のドレインから該ｉ個の選択信号が供給され、前記
   ｉ個のスイッチ用トランジスタの各ソースは各グループ
   共通に第３の選択信号（Ｘ１〜Ｘｉ＋１）に接続され、
   前記１個のスイッチ用トランジスタの各ゲートは、各グ
   ループ毎にまとめて各グループ対応の固有の第４の選択
   信号（Ｙ１〜Ｙｊ＋１）に接続されたことを特徴とする
   マトリクス表示装置の走査回路（但し、ｉは整数）。 ５、請求項４に記載のマトリクス表示装置の走査回路に
   おいて、前記（ロ）に記載の第２群のｎ個のスイッチ用
   トランジスタが、前記第４の選択信号（Ｙ１〜Ｙｊ＋１
   ）の各々により制御される走査電極に接続されたスイッ
   チ用トランジスタから成ることを特徴とするマトリクス
   表示装置の走査回路。 ６、請求項１、２、３、４又は５に記載のマトリクス表
   示装置の走査回路において、前記各トランジスタが、マ
   トリクス表示装置を構成する画像表示部の画素を構成す
   るトランジスタと同一のプロセスで形成されることを特
   徴とするマトリクス表示装置の走査回路。