JPH1040168A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH1040168A JPH1040168A JP8198694A JP19869496A JPH1040168A JP H1040168 A JPH1040168 A JP H1040168A JP 8198694 A JP8198694 A JP 8198694A JP 19869496 A JP19869496 A JP 19869496A JP H1040168 A JPH1040168 A JP H1040168A
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- JP
- Japan
- Prior art keywords
- data
- dsp
- address
- register
- processor
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/22—Arrangements for sorting or merging computer data on continuous record carriers, e.g. tape, drum, disc
- G06F7/24—Sorting, i.e. extracting data from one or more carriers, rearranging the data in numerical or other ordered sequence, and rerecording the sorted data on the original carrier or on a different carrier or set of carriers sorting methods in general
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 サイクル数を削減して高速な計算処理を可能
とするデータ処理装置を提供する。 【解決手段】 データＲＡＭを主ＲＡＭ部４１と二つの
バッファＲＡＭ部４１ａ，４１ｂにて構成するととも
に、前記二つのバッファＲＡＭ部４１ａ，４１ｂのアド
レス入力部に前記ＤＳＰ３用のアドレスと外部回路用の
アドレスとを交互に入れ替えて供給する第１のセレクタ
手段（セレクタ４２ａ，４２ｂ）と、データを所定の順
序に並び替えるソート回路と、前記二つのバッファＲＡ
Ｍ部４１ａ，４１ｂのデータ入出力部に前記ＤＳＰ３と
ソート回路とを交互に入れ替えて接続する第２のセレク
タ手段（セレクタ４２ｃ，４２ｄ，４２ｅ，４２ｆ）と
を備えた。
とするデータ処理装置を提供する。 【解決手段】 データＲＡＭを主ＲＡＭ部４１と二つの
バッファＲＡＭ部４１ａ，４１ｂにて構成するととも
に、前記二つのバッファＲＡＭ部４１ａ，４１ｂのアド
レス入力部に前記ＤＳＰ３用のアドレスと外部回路用の
アドレスとを交互に入れ替えて供給する第１のセレクタ
手段（セレクタ４２ａ，４２ｂ）と、データを所定の順
序に並び替えるソート回路と、前記二つのバッファＲＡ
Ｍ部４１ａ，４１ｂのデータ入出力部に前記ＤＳＰ３と
ソート回路とを交互に入れ替えて接続する第２のセレク
タ手段（セレクタ４２ｃ，４２ｄ，４２ｅ，４２ｆ）と
を備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサがデー
タ記憶装置に対して効率よくアクセスできるようにした
データ処理装置に関する。
タ記憶装置に対して効率よくアクセスできるようにした
データ処理装置に関する。
【０００２】
【従来の技術】データ処理装置は、例えば、プロセッサ
と、プログラムを格納したプログラムＲＡＭと、データ
を格納したデータＲＡＭとにより構成されており、前記
プロセッサは、前記プログラムＲＡＭのプログラムに従
って、前記データＲＡＭに格納されているデータを取り
出し、所定の演算を実行して当該データＲＡＭまたは他
の記憶装置にデータを格納するといった処理を行うよう
になっている。
と、プログラムを格納したプログラムＲＡＭと、データ
を格納したデータＲＡＭとにより構成されており、前記
プロセッサは、前記プログラムＲＡＭのプログラムに従
って、前記データＲＡＭに格納されているデータを取り
出し、所定の演算を実行して当該データＲＡＭまたは他
の記憶装置にデータを格納するといった処理を行うよう
になっている。
【０００３】ところで、幾何学的図形処理用に特化され
たジオメトリープロセッシングユニット等においては、
プロセッサとしてＤＳＰ（ディジタルシグナルプロセッ
サ）を備え、特定の計算を高速で実行するようになって
いる。このようなユニットの具体的な処理内容を説明す
る。
たジオメトリープロセッシングユニット等においては、
プロセッサとしてＤＳＰ（ディジタルシグナルプロセッ
サ）を備え、特定の計算を高速で実行するようになって
いる。このようなユニットの具体的な処理内容を説明す
る。
【０００４】前記ＤＳＰへ供給されるデータは、当該
ＤＳＰが使用する順番に並べられている。従って、ＤＳ
Ｐは、供給されたデータを順次使って計算をすることが
できる。すなわち、最初のデータのアドレスをセットす
るだけで、後はアドレスのオートインクリメント機能を
使ってアドレスを指定していけばよい。 計算結果を用いて再び計算を行う場合は、この計算結
果は、ＤＳＰが使用する順序通りには並んではいない。
すなわち、計算結果を格納するアドレスの順序は使用順
序と一致しない。このため、オートインクリメント機能
を使ったアドレスの指定は行えず、従来のデータ処理装
置では、前記計算結果を使うごとにアドレスをセットす
る必要があった。
ＤＳＰが使用する順番に並べられている。従って、ＤＳ
Ｐは、供給されたデータを順次使って計算をすることが
できる。すなわち、最初のデータのアドレスをセットす
るだけで、後はアドレスのオートインクリメント機能を
使ってアドレスを指定していけばよい。 計算結果を用いて再び計算を行う場合は、この計算結
果は、ＤＳＰが使用する順序通りには並んではいない。
すなわち、計算結果を格納するアドレスの順序は使用順
序と一致しない。このため、オートインクリメント機能
を使ったアドレスの指定は行えず、従来のデータ処理装
置では、前記計算結果を使うごとにアドレスをセットす
る必要があった。
【０００５】図１１は、上記及びの動作を図式化し
て示した説明図である。例えば、ＤＳＰに入力されるデ
ータ“ＡＢＣＤＥＦ”はＤＳＰが使う順序で並べられて
いる。前記データ“ＡＢＣＤＥＦ”に基づく計算結果を
“ａｂｃｄｅ”とする。そして、この計算結果“ａｂｃ
ｄｅ”において、ＤＳＰが使用する順序が、ａについて
は５番目、ｂについては２番目、ｃについては１番目と
いった場合を想定する。このような場合には、まず第１
に計算結果ｃが格納されているアドレスを設定してｃを
使用し、次に、計算結果ｂが格納されているアドレスを
設定してｂを使用するといった操作を行うことになる。
て示した説明図である。例えば、ＤＳＰに入力されるデ
ータ“ＡＢＣＤＥＦ”はＤＳＰが使う順序で並べられて
いる。前記データ“ＡＢＣＤＥＦ”に基づく計算結果を
“ａｂｃｄｅ”とする。そして、この計算結果“ａｂｃ
ｄｅ”において、ＤＳＰが使用する順序が、ａについて
は５番目、ｂについては２番目、ｃについては１番目と
いった場合を想定する。このような場合には、まず第１
に計算結果ｃが格納されているアドレスを設定してｃを
使用し、次に、計算結果ｂが格納されているアドレスを
設定してｂを使用するといった操作を行うことになる。
【０００６】次に、前記ユニットの他の具体的な処理内
容を説明する。
容を説明する。
【０００７】前記ＤＳＰは、外部から入力されたデー
タを使って計算をする。そして、この計算結果を外部回
路に渡すとともに、後のデータ処理で使用するために内
部のデータＲＡＭに書き込むことがある。 かかる場合、従来のデータ処理装置では、計算結果の
内部ＲＡＭへの書き込みための動作と、外部回路に渡す
ための外部レジスタへの書込のための動作を、２度に渡
って行っていた。そして、上記演算結果を使って更なる
演算を行ったり、或いは、上記演算結果を他の回路でハ
ードウェア処理し、その処理結果を使って演算を行うな
どしていた。
タを使って計算をする。そして、この計算結果を外部回
路に渡すとともに、後のデータ処理で使用するために内
部のデータＲＡＭに書き込むことがある。 かかる場合、従来のデータ処理装置では、計算結果の
内部ＲＡＭへの書き込みための動作と、外部回路に渡す
ための外部レジスタへの書込のための動作を、２度に渡
って行っていた。そして、上記演算結果を使って更なる
演算を行ったり、或いは、上記演算結果を他の回路でハ
ードウェア処理し、その処理結果を使って演算を行うな
どしていた。
【０００８】図１２は、上記及びの動作を図式化し
て示した説明図である。例えば、ＤＳＰに入力されるデ
ータ“ＡＢ”を使って計算することにより、計算結果Ｃ
が得られるとする。この計算結果Ｃを前記内部ＲＡＭと
前記外部レジスタにそれぞれ別個の動作により書き込
む。そして、計算結果Ｃを使って更なる演算を行い、ま
た、上記計算結果Ｃをハードウェア処理し、その処理結
果を使って演算を行う等する。
て示した説明図である。例えば、ＤＳＰに入力されるデ
ータ“ＡＢ”を使って計算することにより、計算結果Ｃ
が得られるとする。この計算結果Ｃを前記内部ＲＡＭと
前記外部レジスタにそれぞれ別個の動作により書き込
む。そして、計算結果Ｃを使って更なる演算を行い、ま
た、上記計算結果Ｃをハードウェア処理し、その処理結
果を使って演算を行う等する。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、前記の動作から明らかなように、計算
結果を用いるごとにアドレスをセットしていたため、サ
イクル数が増加し、計算処理の高速化の妨げになってい
た。また、前記の動作から明らかなように、計算結果
を内部ＲＡＭと外部レジスタにそれぞれ別個の動作によ
り書き込むため、二度手間が生じ、この場合もサイクル
数が増加して高速な計算処理が困難になるという問題点
を有していた。
来の技術では、前記の動作から明らかなように、計算
結果を用いるごとにアドレスをセットしていたため、サ
イクル数が増加し、計算処理の高速化の妨げになってい
た。また、前記の動作から明らかなように、計算結果
を内部ＲＡＭと外部レジスタにそれぞれ別個の動作によ
り書き込むため、二度手間が生じ、この場合もサイクル
数が増加して高速な計算処理が困難になるという問題点
を有していた。
【００１０】ところで、特開平４−２７３３６６号公報
に開示されたデータ処理装置は、二つのデータＲＡＭを
レジスタにて切換可能に備えており、一方のデータＲＡ
Ｍに対するデータの読み出しと演算処理と演算結果の書
き込みを行った後、他方のデータＲＡＭに切り換えて同
様の処理を行うとともに、他方のデータＲＡＭに対する
当該処理の間、外部の回路は前記一方のデータＲＡＭの
データを用いて所定の処理が行えるようになっているた
め、データの入出力に要する時間を短縮することが可能
である。しかし、この手法であっても、データＲＡＭの
データを上位アドレスから規則正しく読み出す場合にだ
け有効であり、前記の動作においてあらかじめ規則正
しくデータを並べておくことは困難である。
に開示されたデータ処理装置は、二つのデータＲＡＭを
レジスタにて切換可能に備えており、一方のデータＲＡ
Ｍに対するデータの読み出しと演算処理と演算結果の書
き込みを行った後、他方のデータＲＡＭに切り換えて同
様の処理を行うとともに、他方のデータＲＡＭに対する
当該処理の間、外部の回路は前記一方のデータＲＡＭの
データを用いて所定の処理が行えるようになっているた
め、データの入出力に要する時間を短縮することが可能
である。しかし、この手法であっても、データＲＡＭの
データを上位アドレスから規則正しく読み出す場合にだ
け有効であり、前記の動作においてあらかじめ規則正
しくデータを並べておくことは困難である。
【００１１】また、同様に、当該特開平４−２７３３６
６号公報の技術のごとく、データＲＡＭをレジスタで切
り換えることができると、一方のデータＲＡＭに内部と
外部の両方で使うデータを書き込み、この一方のデータ
ＲＡＭを内部と外部で交互に用いることにより別個の書
込動作は不要になるが、その反面、このようにデータＲ
ＡＭを交互に用いると、内部又は外部の使用において各
々全ての演算が終了してからでないと、その交互切り換
えが行えず、演算の途中結果が必要な場合に対応するこ
とができないという新たな問題を生じてしまう。従っ
て、この場合もデータＲＡＭと外部用レジスタの各々に
データを書き込むことが必要になる。
６号公報の技術のごとく、データＲＡＭをレジスタで切
り換えることができると、一方のデータＲＡＭに内部と
外部の両方で使うデータを書き込み、この一方のデータ
ＲＡＭを内部と外部で交互に用いることにより別個の書
込動作は不要になるが、その反面、このようにデータＲ
ＡＭを交互に用いると、内部又は外部の使用において各
々全ての演算が終了してからでないと、その交互切り換
えが行えず、演算の途中結果が必要な場合に対応するこ
とができないという新たな問題を生じてしまう。従っ
て、この場合もデータＲＡＭと外部用レジスタの各々に
データを書き込むことが必要になる。
【００１２】この発明は、上記の事情に鑑み、サイクル
数を削減して高速な計算処理を可能とするデータ処理装
置を提供することを目的とする。
数を削減して高速な計算処理を可能とするデータ処理装
置を提供することを目的とする。
【００１３】
【課題を解決するための手段】この発明のデータ処理装
置は、データを記憶する第１の記憶装置と、プログラム
を記憶する第２の記憶装置と、前記プログラムに基づい
て前記データを用いて演算を実行するプロセッサとを備
えたデータ処理装置において、前記第１の記憶装置の一
部または全部を一対の記憶部にて構成するとともに、前
記一対の記憶部のアドレス入力部に前記プロセッサ用の
アドレスと外部回路用のアドレスとを交互に入れ替えて
供給する第１のセレクタ手段と、データを所定の順序に
並び替えるソート回路と、前記一対の記憶部のデータ入
出力部に前記プロセッサとソート回路とを交互に入れ替
えて接続する第２のセレクタ手段とを備えたことを特徴
とする。
置は、データを記憶する第１の記憶装置と、プログラム
を記憶する第２の記憶装置と、前記プログラムに基づい
て前記データを用いて演算を実行するプロセッサとを備
えたデータ処理装置において、前記第１の記憶装置の一
部または全部を一対の記憶部にて構成するとともに、前
記一対の記憶部のアドレス入力部に前記プロセッサ用の
アドレスと外部回路用のアドレスとを交互に入れ替えて
供給する第１のセレクタ手段と、データを所定の順序に
並び替えるソート回路と、前記一対の記憶部のデータ入
出力部に前記プロセッサとソート回路とを交互に入れ替
えて接続する第２のセレクタ手段とを備えたことを特徴
とする。
【００１４】これによれば、前記一対の記憶部のうち一
方の記憶部に対してプロセッサがデータを書き込んでい
るとき、他方の記憶部はソート回路に接続されているた
め当該他方の記憶部内のデータの並び替えを行うことが
できる。すなわち、前記プロセッサが前記一方の記憶部
にデータを書いた後に記憶部を他方の側に切り換えたと
き、この他方の記憶部にはプロセッサが必要とする順序
でデータが格納されていることになる。プロセッサは、
記憶部からアドレス順にデータを読み出せばよいので、
サイクル数が削減し、高速な計算処理が可能になる。
方の記憶部に対してプロセッサがデータを書き込んでい
るとき、他方の記憶部はソート回路に接続されているた
め当該他方の記憶部内のデータの並び替えを行うことが
できる。すなわち、前記プロセッサが前記一方の記憶部
にデータを書いた後に記憶部を他方の側に切り換えたと
き、この他方の記憶部にはプロセッサが必要とする順序
でデータが格納されていることになる。プロセッサは、
記憶部からアドレス順にデータを読み出せばよいので、
サイクル数が削減し、高速な計算処理が可能になる。
【００１５】前記第１の記憶装置が２個備えられていて
もよい。また、前記プロセッサがデジタルシグナルプロ
セッサであってもよい。更に、前記プログラムは幾何学
図形処理用のプログラムであってもよい。また、前記一
対の記憶部を切り換えるためのレジスタを備えていても
よい。
もよい。また、前記プロセッサがデジタルシグナルプロ
セッサであってもよい。更に、前記プログラムは幾何学
図形処理用のプログラムであってもよい。また、前記一
対の記憶部を切り換えるためのレジスタを備えていても
よい。
【００１６】また、この発明のデータ処理装置は、デー
タを記憶する第１の記憶装置と、プログラムを記憶する
第２の記憶装置と、前記プログラムに基づいて前記デー
タを用いて演算を実行するプロセッサと、外部回路にデ
ータを与えるための外部用レジスタとを備えたデータ処
理装置において、前記第１の記憶装置に与えられるアド
レスを処理して前記外部用レジスタにおける所定レジス
タを特定する処理手段と、前記第１の記憶装置に与えら
れるデータを前記外部用レジスタに与えるデータ供給経
路とを備えていることを特徴とする。
タを記憶する第１の記憶装置と、プログラムを記憶する
第２の記憶装置と、前記プログラムに基づいて前記デー
タを用いて演算を実行するプロセッサと、外部回路にデ
ータを与えるための外部用レジスタとを備えたデータ処
理装置において、前記第１の記憶装置に与えられるアド
レスを処理して前記外部用レジスタにおける所定レジス
タを特定する処理手段と、前記第１の記憶装置に与えら
れるデータを前記外部用レジスタに与えるデータ供給経
路とを備えていることを特徴とする。
【００１７】これによれば、前記プロセッサが前記第１
の記憶装置の所定アドレスにデータを書き込むときに、
前記所定アドレスが前記処理手段にて処理されて前記外
部用レジスタにおける所定レジスタが特定されることに
なるとともに、前記第１の記憶装置に与えられるデータ
が前記外部用レジスタにも与えられる。すなわち、前記
第１の記憶装置の特定のアドレスと、前記外部用レジス
タにおける所定レジスタとを重複させることができるの
で、第１の記憶装置への書き込みと外部用レジスタへの
書き込みが同時に行われ、従来のような書き込み処理の
二度手間を回避できる。また、プロセッサによる第１の
記憶装置の使用と、外部回路による外部用レジスタの使
用は互いに制約を受けないので、演算の途中結果が必要
な場合にも対応できる。
の記憶装置の所定アドレスにデータを書き込むときに、
前記所定アドレスが前記処理手段にて処理されて前記外
部用レジスタにおける所定レジスタが特定されることに
なるとともに、前記第１の記憶装置に与えられるデータ
が前記外部用レジスタにも与えられる。すなわち、前記
第１の記憶装置の特定のアドレスと、前記外部用レジス
タにおける所定レジスタとを重複させることができるの
で、第１の記憶装置への書き込みと外部用レジスタへの
書き込みが同時に行われ、従来のような書き込み処理の
二度手間を回避できる。また、プロセッサによる第１の
記憶装置の使用と、外部回路による外部用レジスタの使
用は互いに制約を受けないので、演算の途中結果が必要
な場合にも対応できる。
【００１８】
【発明の実施の形態】以下、本発明のデータ処理装置を
ジオメトリプロセッサユニットに適用した実施の形態に
ついて説明する。
ジオメトリプロセッサユニットに適用した実施の形態に
ついて説明する。
【００１９】図１は、ジオメトリプロセッサユニット１
の概略構成を示したブロック図である。プログラムＲＡ
Ｍ２はプログラムを格納し、このプログラムをディジタ
ルシグナルプロセッサ（以下、ＤＳＰと略記する）３に
与えるようになっている。プログラムＲＡＭ２とＤＳＰ
３とは、アドレスバス等のバスにて接続されている。前
記ＤＳＰ３は、前記プログラムに基づいて二つのデータ
ＲＡＭ４，５からそれぞれ同時に読み出したデータを用
いて所定の演算を実行するようになっている。前記ＤＳ
Ｐ３と前記二つのデータＲＡＭ４，５とは、それぞれア
ドレスバスやデータバス等のバスにて接続されている。
その詳細は後述する。二つのデータＲＡＭ４，５は、そ
れぞれ前記ＤＳＰ３から出力される演算結果などを格納
する。そして、二つのデータＲＡＭ４，５には、アドレ
スバスやデータバス等のバスを介してそれぞれソート回
路６，７が接続されている。
の概略構成を示したブロック図である。プログラムＲＡ
Ｍ２はプログラムを格納し、このプログラムをディジタ
ルシグナルプロセッサ（以下、ＤＳＰと略記する）３に
与えるようになっている。プログラムＲＡＭ２とＤＳＰ
３とは、アドレスバス等のバスにて接続されている。前
記ＤＳＰ３は、前記プログラムに基づいて二つのデータ
ＲＡＭ４，５からそれぞれ同時に読み出したデータを用
いて所定の演算を実行するようになっている。前記ＤＳ
Ｐ３と前記二つのデータＲＡＭ４，５とは、それぞれア
ドレスバスやデータバス等のバスにて接続されている。
その詳細は後述する。二つのデータＲＡＭ４，５は、そ
れぞれ前記ＤＳＰ３から出力される演算結果などを格納
する。そして、二つのデータＲＡＭ４，５には、アドレ
スバスやデータバス等のバスを介してそれぞれソート回
路６，７が接続されている。
【００２０】前記データＲＡＭ４，５は、ともにダブル
バッファ構成を有する。図２は、一つのデータＲＡＭ４
を詳細に示したブロック図である。データＲＡＭ４は、
主ＲＡＭ部４１と二つのバッファＲＡＭ部４１ａ，４１
ｂを有する。主ＲＡＭ部４１のアドレス端子には、ＤＳ
Ｐアドレスが入力され、データ端子にはＤＳＰ３からの
データが入力されるようになっている。
バッファ構成を有する。図２は、一つのデータＲＡＭ４
を詳細に示したブロック図である。データＲＡＭ４は、
主ＲＡＭ部４１と二つのバッファＲＡＭ部４１ａ，４１
ｂを有する。主ＲＡＭ部４１のアドレス端子には、ＤＳ
Ｐアドレスが入力され、データ端子にはＤＳＰ３からの
データが入力されるようになっている。
【００２１】バッファＲＡＭ部４１ａのアドレス端子に
は、セレクタ４２ａの切り換え操作により、ＤＳＰアド
レス又は外部装置アドレスのいずれかが入力され、デー
タ端子には、セレクタ４２ｅの切り換え操作により、Ｄ
ＳＰ３からのデータ又は外部回路（例えば、前述のソー
ト回路６）からのデータのいずれかが入力されるように
なっている。
は、セレクタ４２ａの切り換え操作により、ＤＳＰアド
レス又は外部装置アドレスのいずれかが入力され、デー
タ端子には、セレクタ４２ｅの切り換え操作により、Ｄ
ＳＰ３からのデータ又は外部回路（例えば、前述のソー
ト回路６）からのデータのいずれかが入力されるように
なっている。
【００２２】バッファＲＡＭ部４１ｂのアドレス端子に
は、セレクタ４２ｂの切り換え操作により、ＤＳＰアド
レス又は外部装置アドレスのいずれかが入力され、デー
タ端子には、セレクタ４２ｆの切り換え操作により、Ｄ
ＳＰ３からのデータ又は外部回路からのデータのいずれ
かが入力されるようになっている。
は、セレクタ４２ｂの切り換え操作により、ＤＳＰアド
レス又は外部装置アドレスのいずれかが入力され、デー
タ端子には、セレクタ４２ｆの切り換え操作により、Ｄ
ＳＰ３からのデータ又は外部回路からのデータのいずれ
かが入力されるようになっている。
【００２３】バッファＲＡＭ部４１ａのデータ出力とバ
ッファＲＡＭ部４１ｂのデータ出力は、セレクタ４２ｃ
およびセレクタ４２ｄに供給されるようになっている。
セレクタ４２ｃの出力はセレクタ４２ｇに供給され、セ
レクタ４２ｄの出力は外部回路（例えば、前述のソート
回路６）に供給されるようになっている。セレクタ４２
ｇは、前記主ＲＡＭ部４１の出力又は前記セレクタ４２
ｃの出力のいずれかを選択してＤＳＰ３に供給するよう
になっている。
ッファＲＡＭ部４１ｂのデータ出力は、セレクタ４２ｃ
およびセレクタ４２ｄに供給されるようになっている。
セレクタ４２ｃの出力はセレクタ４２ｇに供給され、セ
レクタ４２ｄの出力は外部回路（例えば、前述のソート
回路６）に供給されるようになっている。セレクタ４２
ｇは、前記主ＲＡＭ部４１の出力又は前記セレクタ４２
ｃの出力のいずれかを選択してＤＳＰ３に供給するよう
になっている。
【００２４】そして、前記セレクタ４２ａとセレクタ４
２ｂは、いずれかがＤＳＰアドレスを選択していると
き、他方が外部装置アドレスを選択するようになってい
る。同様に、セレクタ４２ｅとセレクタ４２ｆは、いず
れかがＤＳＰ３からのデータを選択しているとき、他方
が外部回路からのデータを選択するようになっている。
また、セレクタ４２ｃとセレクタ４２ｄは、いずれかが
バッファＲＡＭ部４１ａの出力データを選択していると
き、他方がバッファＲＡＭ部４１ｂの出力データを選択
するようになっている。これらセレクタ４２ａ〜４２ｆ
は、前記ＤＳＰ３のレジスタ３ａから出力されるデータ
ＲＡＭセレクト信号によって前述した選択状態をとるよ
うになっている。一方、セレクタ４２ｇは、ＤＳＰアド
レスをデコードするデコード回路４３からのデコード信
号に基づいて切り換え操作するようになっている。
２ｂは、いずれかがＤＳＰアドレスを選択していると
き、他方が外部装置アドレスを選択するようになってい
る。同様に、セレクタ４２ｅとセレクタ４２ｆは、いず
れかがＤＳＰ３からのデータを選択しているとき、他方
が外部回路からのデータを選択するようになっている。
また、セレクタ４２ｃとセレクタ４２ｄは、いずれかが
バッファＲＡＭ部４１ａの出力データを選択していると
き、他方がバッファＲＡＭ部４１ｂの出力データを選択
するようになっている。これらセレクタ４２ａ〜４２ｆ
は、前記ＤＳＰ３のレジスタ３ａから出力されるデータ
ＲＡＭセレクト信号によって前述した選択状態をとるよ
うになっている。一方、セレクタ４２ｇは、ＤＳＰアド
レスをデコードするデコード回路４３からのデコード信
号に基づいて切り換え操作するようになっている。
【００２５】図３は、前記主ＲＡＭ部４１とバッファＲ
ＡＭ部４１ａ，４１ｂの記憶領域イメージを示した説明
図である。即ち、主ＲＡＭ部４１には、アドレスＡから
アドレスＢまでの領域が割り当てられ、バッファＲＡＭ
部４１ａには、アドレスＢからアドレスＣまでの領域が
割り当てられ、バッファＲＡＭ部４１ｂにも同様にアド
レスＢからアドレスＣまでの領域が割り当てられてい
る。なお、バッファＲＡＭ部４１ａ，４１ｂへは、再び
ＤＳＰ３で用いられる計算結果であって且つソートが必
要となるものが書き込まれることになる。
ＡＭ部４１ａ，４１ｂの記憶領域イメージを示した説明
図である。即ち、主ＲＡＭ部４１には、アドレスＡから
アドレスＢまでの領域が割り当てられ、バッファＲＡＭ
部４１ａには、アドレスＢからアドレスＣまでの領域が
割り当てられ、バッファＲＡＭ部４１ｂにも同様にアド
レスＢからアドレスＣまでの領域が割り当てられてい
る。なお、バッファＲＡＭ部４１ａ，４１ｂへは、再び
ＤＳＰ３で用いられる計算結果であって且つソートが必
要となるものが書き込まれることになる。
【００２６】図４は、前記ソート回路６の詳細を示した
ブロック図である。このソート６は、前記データＲＡＭ
４（具体的には、セレクタ４２ｄの出力）の出力データ
が格納される出力レジスタ６１と、データラッチ用のレ
ジスタ６２ａ〜６２ｄと、シーケンサ６３と、セレクタ
６４とを備えてなる。各レジスタ６１，６２ａ〜６２ｄ
は、データ供給ライン上に直列に並んで配置されている
とともに、各タイミング端子には、クロック（ＣＫ）と
書込信号（ＷＲＥＮＢ）のＯＲ出力が入力されるように
なっている。セレクタ６４は、各レジスタ６１，６２ａ
〜６２ｄからデータを入力するとともに、シーケンサ６
３に制御され、前記レジスタ６１，６２ａ〜６２ｄから
のデータの出力の順序を調整するようになっている。セ
レクタ６４の出力は、読出信号（ＲＤＥＮＢ）がＨｉｇ
ｈのとき、データＲＡＭ４（具体的には、セレクタ４２
ｆ）に入力される。また、シーケンサ６３は、読出信号
（ＲＤＥＮＢ）とクロック（ＣＫ）とのＯＲ出力を入力
して前記セレクタ６４を制御するようになっている。
ブロック図である。このソート６は、前記データＲＡＭ
４（具体的には、セレクタ４２ｄの出力）の出力データ
が格納される出力レジスタ６１と、データラッチ用のレ
ジスタ６２ａ〜６２ｄと、シーケンサ６３と、セレクタ
６４とを備えてなる。各レジスタ６１，６２ａ〜６２ｄ
は、データ供給ライン上に直列に並んで配置されている
とともに、各タイミング端子には、クロック（ＣＫ）と
書込信号（ＷＲＥＮＢ）のＯＲ出力が入力されるように
なっている。セレクタ６４は、各レジスタ６１，６２ａ
〜６２ｄからデータを入力するとともに、シーケンサ６
３に制御され、前記レジスタ６１，６２ａ〜６２ｄから
のデータの出力の順序を調整するようになっている。セ
レクタ６４の出力は、読出信号（ＲＤＥＮＢ）がＨｉｇ
ｈのとき、データＲＡＭ４（具体的には、セレクタ４２
ｆ）に入力される。また、シーケンサ６３は、読出信号
（ＲＤＥＮＢ）とクロック（ＣＫ）とのＯＲ出力を入力
して前記セレクタ６４を制御するようになっている。
【００２７】上記の構成によれば、例えば、ＤＳＰ３が
バッファＲＡＭ部４１ｂに計算結果を書き込んでいると
き、バッファＲＡＭ部４１ａに格納されているデータ
（計算結果）が出力レジスタ６１及びレジスタ６２ａ〜
６２ｄに書き込まれる。そして、５回の書き込みによっ
てレジスタフルになると、シーケンサ６３にてセレクタ
６４が制御され、このセレクタ６４からはＤＳＰ３が必
要とする順序でデータが出力され、この出力されたデー
タは、データＲＡＭ４のセレクタ４２ｆを経てバッファ
ＲＡＭ部４１ａに格納される。従って、ＤＳＰ３がバッ
ファＲＡＭ部４１ｂへの計算結果の書き込みを終了し、
バッファＲＡＭ部４１ａに切り換えたときには、当該バ
ッファＲＡＭ部４１ａにＤＳＰ３が必要とする順序でデ
ータが格納されていることになり、ＤＳＰ３自信による
データの並替は不要であり、サイクル数を削減すること
ができる。
バッファＲＡＭ部４１ｂに計算結果を書き込んでいると
き、バッファＲＡＭ部４１ａに格納されているデータ
（計算結果）が出力レジスタ６１及びレジスタ６２ａ〜
６２ｄに書き込まれる。そして、５回の書き込みによっ
てレジスタフルになると、シーケンサ６３にてセレクタ
６４が制御され、このセレクタ６４からはＤＳＰ３が必
要とする順序でデータが出力され、この出力されたデー
タは、データＲＡＭ４のセレクタ４２ｆを経てバッファ
ＲＡＭ部４１ａに格納される。従って、ＤＳＰ３がバッ
ファＲＡＭ部４１ｂへの計算結果の書き込みを終了し、
バッファＲＡＭ部４１ａに切り換えたときには、当該バ
ッファＲＡＭ部４１ａにＤＳＰ３が必要とする順序でデ
ータが格納されていることになり、ＤＳＰ３自信による
データの並替は不要であり、サイクル数を削減すること
ができる。
【００２８】図５は、上記処理を図式化して示した説明
図であり、従来例の項で用いた図１１に対応する図であ
る。この図５から明らかなように、計算結果“ａｂｃｄ
ｅ”はＤＳＰが使用する順序である“ｃｂｄｅａ”に並
び替えられる。
図であり、従来例の項で用いた図１１に対応する図であ
る。この図５から明らかなように、計算結果“ａｂｃｄ
ｅ”はＤＳＰが使用する順序である“ｃｂｄｅａ”に並
び替えられる。
【００２９】ここで、データＲＡＭを切り換えることが
できない従来のデータ処理装置（以下、第１従来装置と
いう）と、データＲＡＭをレジスタで切り換えることが
できる従来のデータ処理装置（第２従来装置という）
と、この実施の形態のデータ処理装置とのステップ数を
比較すると、図６のごとく表すことができる。第１従来
装置は、データＲＡＭを切り換える構成にはなっておら
ず、また、ＤＳＰ自身によるデータの並替が必要である
ため、「リード（ＤＳＰが演算で使用するデータをデー
タＲＡＭに書き込む期間）」→「ソート」→「演算」と
いった処理が必要になる。また、第２従来装置は、デー
タＲＡＭを切り換えることで、前記「リード」に相当す
るステップは不要となるが、ＤＳＰ自信によるデータの
並替が必要であるため、「ソート」→「演算」といった
処理が必要になる。これに対し、この実施のデータ処理
装置であれば、バッファＲＡＭ部４１ａとバッファＲＡ
Ｍ部４１ｂを切り換えることで、前記「リード」に相当
するステップを不要にできるとともにＤＳＰ自身による
データの並替が不要であるため、上記従来装置が必要と
するステップ数よりも少ないステップ数で処理が行える
ことになる。
できない従来のデータ処理装置（以下、第１従来装置と
いう）と、データＲＡＭをレジスタで切り換えることが
できる従来のデータ処理装置（第２従来装置という）
と、この実施の形態のデータ処理装置とのステップ数を
比較すると、図６のごとく表すことができる。第１従来
装置は、データＲＡＭを切り換える構成にはなっておら
ず、また、ＤＳＰ自身によるデータの並替が必要である
ため、「リード（ＤＳＰが演算で使用するデータをデー
タＲＡＭに書き込む期間）」→「ソート」→「演算」と
いった処理が必要になる。また、第２従来装置は、デー
タＲＡＭを切り換えることで、前記「リード」に相当す
るステップは不要となるが、ＤＳＰ自信によるデータの
並替が必要であるため、「ソート」→「演算」といった
処理が必要になる。これに対し、この実施のデータ処理
装置であれば、バッファＲＡＭ部４１ａとバッファＲＡ
Ｍ部４１ｂを切り換えることで、前記「リード」に相当
するステップを不要にできるとともにＤＳＰ自身による
データの並替が不要であるため、上記従来装置が必要と
するステップ数よりも少ないステップ数で処理が行える
ことになる。
【００３０】図７は、前記図１の構成に加えて、アドレ
スデコーダ８と、外部用レジスタ９と、外部処理装置１
０とを備えたデータ処理装置を示している。また、図８
は、前記アドレスデコーダ８と外部用レジスタ９を抽出
しこれらとデータＲＡＭ５との関係を示したブロック図
である。アドレスデコーダ８はデータＲＡＭ５に対する
ＤＳＰ３からのアドレスを入力し、これをデコードする
ようになっている。外部用レジスタ９は、前記アドレス
デコーダ８からのデコード出力を入力し、このデコード
出力にて所定のレジスタを特定するとともに、ＤＳＰ３
からの出力データ（演算結果）をデータ供給経路１１に
て入力し、上記特定されたレジスタに記憶するようにな
っている。そして、この外部用レジスタ９には、外部処
理装置１０が接続されており、この外部処理装置１０は
外部用レジスタ９から前記出力データ（演算結果）を読
み出すことができるようになっている。
スデコーダ８と、外部用レジスタ９と、外部処理装置１
０とを備えたデータ処理装置を示している。また、図８
は、前記アドレスデコーダ８と外部用レジスタ９を抽出
しこれらとデータＲＡＭ５との関係を示したブロック図
である。アドレスデコーダ８はデータＲＡＭ５に対する
ＤＳＰ３からのアドレスを入力し、これをデコードする
ようになっている。外部用レジスタ９は、前記アドレス
デコーダ８からのデコード出力を入力し、このデコード
出力にて所定のレジスタを特定するとともに、ＤＳＰ３
からの出力データ（演算結果）をデータ供給経路１１に
て入力し、上記特定されたレジスタに記憶するようにな
っている。そして、この外部用レジスタ９には、外部処
理装置１０が接続されており、この外部処理装置１０は
外部用レジスタ９から前記出力データ（演算結果）を読
み出すことができるようになっている。
【００３１】かかる構成であれば、前記ＤＳＰ３が前記
バッファＲＡＭ部４１ｂの所定アドレスにデータを書き
込むときに、前記所定アドレスが前記アドレスデコーダ
８にて処理されて前記外部用レジスタ９における所定レ
ジスタが特定されるとともに、前記データＲＡＭ５
（４）に与えられるデータが前記外部用レジスタ９にも
与えられる。すなわち、前記データＲＡＭ５（４）の特
定のアドレスと、前記外部用レジスタ９における所定レ
ジスタとを重複させることができるので、データＲＡＭ
５（４）への書き込みと外部用レジスタ９への書き込み
が同時に行われ、従来のような書き込み処理の二度手間
を回避できる。また、ＤＳＰ３によるデータＲＡＭ５
（４）の使用と、外部処理装置１０による外部用レジス
タ９の使用は互いに制約を受けないので、演算の途中結
果が必要な場合にも対応できる。
バッファＲＡＭ部４１ｂの所定アドレスにデータを書き
込むときに、前記所定アドレスが前記アドレスデコーダ
８にて処理されて前記外部用レジスタ９における所定レ
ジスタが特定されるとともに、前記データＲＡＭ５
（４）に与えられるデータが前記外部用レジスタ９にも
与えられる。すなわち、前記データＲＡＭ５（４）の特
定のアドレスと、前記外部用レジスタ９における所定レ
ジスタとを重複させることができるので、データＲＡＭ
５（４）への書き込みと外部用レジスタ９への書き込み
が同時に行われ、従来のような書き込み処理の二度手間
を回避できる。また、ＤＳＰ３によるデータＲＡＭ５
（４）の使用と、外部処理装置１０による外部用レジス
タ９の使用は互いに制約を受けないので、演算の途中結
果が必要な場合にも対応できる。
【００３２】図９は、上記処理を図式化して示した説明
図であり、従来例の項で用いた図１２に対応する図であ
る。この図９から明らかなように、計算結果“Ｃ”は外
部レジスタとデータＲＡＭ（内部ＲＡＭ）に同時に書き
込まれる。
図であり、従来例の項で用いた図１２に対応する図であ
る。この図９から明らかなように、計算結果“Ｃ”は外
部レジスタとデータＲＡＭ（内部ＲＡＭ）に同時に書き
込まれる。
【００３３】ここで、前述した第１従来装置と、第２従
来装置と、図７に示したこの発明のデータ処理装置との
ステップ数を比較すると、図１０のごとく表すことがで
きる。なお、第２従来装置においては、演算の途中結果
が必要な場合に対応すべく、第１従来装置と同様にデー
タＲＡＭへの書き込みと外部用レジスタへの２度に渡る
書込を行うようにしている。これら両装置は、「第１の
演算（及び演算途中結果のデータＲＡＭへの書込）」→
「出力（演算途中結果の外部用レジスタへの書込）」→
「第２の演算（つづきの演算）」といった処理が必要に
なる。これに対し、この実施のデータ処理装置であれ
ば、「第１の演算」における演算途中結果のデータＲＡ
Ｍへの書込において、前述した「出力（演算途中結果の
外部用レジスタへの書込）」の処理が同時に行われるた
め、「第１の演算」→「第２の演算」のごとく、従来よ
りも少ないステップ数で処理が行えることになる。
来装置と、図７に示したこの発明のデータ処理装置との
ステップ数を比較すると、図１０のごとく表すことがで
きる。なお、第２従来装置においては、演算の途中結果
が必要な場合に対応すべく、第１従来装置と同様にデー
タＲＡＭへの書き込みと外部用レジスタへの２度に渡る
書込を行うようにしている。これら両装置は、「第１の
演算（及び演算途中結果のデータＲＡＭへの書込）」→
「出力（演算途中結果の外部用レジスタへの書込）」→
「第２の演算（つづきの演算）」といった処理が必要に
なる。これに対し、この実施のデータ処理装置であれ
ば、「第１の演算」における演算途中結果のデータＲＡ
Ｍへの書込において、前述した「出力（演算途中結果の
外部用レジスタへの書込）」の処理が同時に行われるた
め、「第１の演算」→「第２の演算」のごとく、従来よ
りも少ないステップ数で処理が行えることになる。
【００３４】なお、以上説明した実施の形態では、デー
タＲＡＭ４（５）の一部を一対の記憶部とするダブルバ
ッファ構成としたが、かかる構成に限らず、データＲＡ
Ｍ４（５）の全部を一対の記憶部とするダブルバッファ
構成を採用してもよいものである。また、データを記憶
する記憶装置として二つのデータＲＡＭ４，５を備えた
が、一個または３個以上であってもよいものである。
タＲＡＭ４（５）の一部を一対の記憶部とするダブルバ
ッファ構成としたが、かかる構成に限らず、データＲＡ
Ｍ４（５）の全部を一対の記憶部とするダブルバッファ
構成を採用してもよいものである。また、データを記憶
する記憶装置として二つのデータＲＡＭ４，５を備えた
が、一個または３個以上であってもよいものである。
【００３５】
【発明の効果】以上説明したように、この発明によれ
ば、サイクル数を削減して高速な計算処理が行えるとい
う効果を奏する。
ば、サイクル数を削減して高速な計算処理が行えるとい
う効果を奏する。
【図１】この発明の実施の形態のデータ処理装置の概略
構成を示したブロック図である。
構成を示したブロック図である。
【図２】この発明のデータＲＡＭの具体的構成を示した
ブロック図である。
ブロック図である。
【図３】この発明のデータＲＡＭにおける主ＲＡＭ部と
バッファＲＡＭ部の記憶領域イメージを示した説明図で
ある。
バッファＲＡＭ部の記憶領域イメージを示した説明図で
ある。
【図４】この発明のソート回路の具体的構成を示したブ
ロック図である。
ロック図である。
【図５】この発明のソート処理を示した説明図である。
【図６】この発明のデータ処理装置と従来装置との比較
図であって、ソート処理時のステップ数を示した説明図
である。
図であって、ソート処理時のステップ数を示した説明図
である。
【図７】この発明の実施の形態のデータ処理装置の概略
構成を示したブロック図である。
構成を示したブロック図である。
【図８】図７の主要部を抽出して示したブロック図であ
る。
る。
【図９】この発明の計算結果書込処理を示した説明図で
ある。
ある。
【図１０】この発明のデータ処理装置と従来装置との比
較図であって、ＤＳＰと外部回路の両方で用いるデータ
をデータＲＡＭと外部用レジスタの各々に記憶させる際
のステップ数を示した説明図である。
較図であって、ＤＳＰと外部回路の両方で用いるデータ
をデータＲＡＭと外部用レジスタの各々に記憶させる際
のステップ数を示した説明図である。
【図１１】従来のデータ処理装置の動作を図式化して示
した説明図である。
した説明図である。
【図１２】従来のデータ処理装置の動作を図式化して示
した説明図である。
した説明図である。
１ データ処理装置 ２ プログラムＲＡＭ（第２の記憶装置） ３ ＤＳＰ（ディジタルシグナルプロセッサ） ４ データＲＡＭ（第１の記憶装置） ５ データＲＡＭ（第１の記憶装置） ６ ソート回路 ７ ソート回路 ８ アドレスデコーダ（処理手段） ９ 外部用レジスタ １０ 外部処理装置 ４１ 主ＲＡＭ部 ４１ａ バッファＲＡＭ部 ４１ｂ バッファＲＡＭ部
Claims (6)
- 【請求項１】 データを記憶する第１の記憶装置と、プ
ログラムを記憶する第２の記憶装置と、前記プログラム
に基づいて前記データを用いて演算を実行するプロセッ
サとを備えたデータ処理装置において、前記第１の記憶
装置の一部または全部を一対の記憶部にて構成するとと
もに、前記一対の記憶部のアドレス入力部に前記プロセ
ッサ用のアドレスと外部回路用のアドレスとを交互に入
れ替えて供給する第１のセレクタ手段と、データを所定
の順序に並び替えるソート回路と、前記一対の記憶部の
データ入出力部に前記プロセッサとソート回路とを交互
に入れ替えて接続する第２のセレクタ手段とを備えたこ
とを特徴とするデータ処理装置。 - 【請求項２】 前記第１の記憶装置が２個備えられてい
ることを特徴とする請求項１に記載のデータ処理装置。 - 【請求項３】 前記プロセッサがデジタルシグナルプロ
セッサであることを特徴とする請求項１又は請求項２に
記載のデータ処理装置。 - 【請求項４】 前記プログラムは幾何学図形処理用のプ
ログラムであることを特徴とする請求項１乃至請求項３
のいずれかに記載のデータ処理装置。 - 【請求項５】 前記一対の記憶部を切り換えるためのレ
ジスタを備えていることを特徴とする請求項１乃至請求
項４のいずれかに記載のデータ処理装置。 - 【請求項６】 データを記憶する第１の記憶装置と、プ
ログラムを記憶する第２の記憶装置と、前記プログラム
に基づいて前記データを用いて演算を実行するプロセッ
サと、外部回路にデータを与えるための外部用レジスタ
とを備えたデータ処理装置において、前記第１の記憶装
置に与えられるアドレスを処理して前記外部用レジスタ
における所定レジスタを特定する処理手段と、前記第１
の記憶装置に与えられるデータを前記外部用レジスタに
与えるデータ供給経路とを備えていることを特徴とする
データ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8198694A JPH1040168A (ja) | 1996-07-29 | 1996-07-29 | データ処理装置 |
| US08/900,473 US5887137A (en) | 1996-07-29 | 1997-07-25 | Data processing apparatus having a sorting unit to provide sorted data to a processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8198694A JPH1040168A (ja) | 1996-07-29 | 1996-07-29 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1040168A true JPH1040168A (ja) | 1998-02-13 |
Family
ID=16395483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8198694A Pending JPH1040168A (ja) | 1996-07-29 | 1996-07-29 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5887137A (ja) |
| JP (1) | JPH1040168A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6658552B1 (en) * | 1998-10-23 | 2003-12-02 | Micron Technology, Inc. | Processing system with separate general purpose execution unit and data string manipulation unit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255446A (en) * | 1975-10-31 | 1977-05-06 | Toshiba Corp | Information transfer control system |
| IT1151351B (it) * | 1982-01-19 | 1986-12-17 | Italtel Spa | Disposizione circuitale atta a realizzare lo scambio di dati tra una coppia di elaboratori operanti secondo il principio master-slave |
| US4860244A (en) * | 1983-11-07 | 1989-08-22 | Digital Equipment Corporation | Buffer system for input/output portion of digital data processing system |
| US4821185A (en) * | 1986-05-19 | 1989-04-11 | American Telephone And Telegraph Company | I/O interface system using plural buffers sized smaller than non-overlapping contiguous computer memory portions dedicated to each buffer |
| US5305446A (en) * | 1990-09-28 | 1994-04-19 | Texas Instruments Incorporated | Processing devices with improved addressing capabilities, systems and methods |
| US5390304A (en) * | 1990-09-28 | 1995-02-14 | Texas Instruments, Incorporated | Method and apparatus for processing block instructions in a data processor |
| US5410652A (en) * | 1990-09-28 | 1995-04-25 | Texas Instruments, Incorporated | Data communication control by arbitrating for a data transfer control token with facilities for halting a data transfer by maintaining possession of the token |
| JP3441085B2 (ja) * | 1990-09-28 | 2003-08-25 | テキサス インスツルメンツ インコーポレイテツド | データ処理装置 |
| US5740406A (en) * | 1995-05-15 | 1998-04-14 | Nvidia Corporation | Method and apparatus for providing fifo buffer input to an input/output device used in a computer system |
-
1996
- 1996-07-29 JP JP8198694A patent/JPH1040168A/ja active Pending
-
1997
- 1997-07-25 US US08/900,473 patent/US5887137A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5887137A (en) | 1999-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |