JPH0332099Y2 - - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本考案は、入力信号の強入力時に減衰量を大き
くとれるとともに、回路構成を簡単にしたAGC
回路に関するものである。

（従来の技術） 第２図に、従来のAGC回路の一例の回路図を
示す。第２図において、アンテナ同調回路１から
出力される入力信号がデユアルゲート電界効果ト
ランジスタ（以下FETと称する）２の第１ゲー
トＧ１に与えられている。また、第２ゲートＧ２
には、入力信号の強弱に対応した第１のAGC電
圧が第１のAGC電圧端子３から与えられている。
さらに、ドレインＤからAGC制御されて増幅さ
れた出力信号がRF同調回路４の与えられる。そ
して、入力信号の強入力時に正の第２のAGC電
圧が与えられる第２のAGC電圧端子５が、第１
のバイパスコンデンサ６を介して接地されるとと
もに順方向の第１のPINダイオード７と直流阻止
用コンデンサ８を直列に介して第１ゲートＧ１に
接続されている。この第１のPINダイオード７の
カソードは、第２のPINダイオード９と電流制限
用抵抗１０を直列に介して接地されている。ま
た、駆動電圧が与えられる駆動電圧端子１１は、
給電インピーダンス１２を介してドレインＤに接
続されるとともに、バイアス抵抗を１３を介して
FET２のソースＳに接続されている。さらに、
このソースＳはソース抵抗１４と第２のバイパス
コンデンサ１５を並列に介して接地されている。

かかる構成において、入力信号が強入力であれ
ば、第２のAGC電圧端子５に与えられる正の第
２のAGC電圧により、第１と第２のPINダイオ
ード７，９に順電流が流れてインピーダンスが低
下する。このために、第１ゲートＧ１に与えられ
る入力信号は、直流阻止用コンデンサ８と第１の
PINダイオード７および第１のバイパスコンデン
サ６からなる経路を介して減衰される。したがつ
て、入力信号が強入力であつても第１のAGC電
圧を極度に大としてFET２の増幅度を極端に低
下させる必要がなく、相互変調妨害の改善が図ら
れる。

（考案が解決しようとする問題点） ところで、上記のAGC回路では、入力信号の
強入力時に、入力信号を第１のPINダイオード７
等を介して減衰するのみである。このために、
FET２の増幅度は第１のAGC電圧によつてのみ
制御されており、入力信号の大きな変化範囲で充
分なAGC効果が得られないという問題点があつ
た。

本考案の目的は、上記した従来のAGC回路の
問題点を解決すべくなされたもので、入力信号の
大きな変化範囲でAGC効果が得られ、しかも回
路構成が簡単なAGC回路を提供することにある。

（問題点を解決するための手段） かかる目的を達成するために、本考案のAGC
回路は、デユアルゲート電界効果トランジスタの
第１のゲートに入力信号を与え、第２ゲートに前
記入力信号の強弱に対応する第１のAGC電圧を
与え、ドレインからAGC制御されて出力信号を
出力させるAGC回路であつて、前記入力信号の
強入力時に正の第２のAGC電圧が与えられる第
２のAGC電圧端子を、、第１のバイパスコンデン
サを介して接地するとともに、順方向に第１の
PINダイオードと直流阻止用コンデンサを直列に
介して前記第１のゲートに接続し、前記第１の
PINダイオードのカソードを順方向に第２のPIN
ダイオードを介して前記デユアルゲート電界効果
トランジスタのソースに接続し、さらにこのソー
スをソース抵抗と第２のバイパスコンデンサを並
列に介して接地して構成されている。

（作 用） 入力信号の強入力時に正の第２のAGC電圧が
与えられる第２のAGC電圧端子を、第１のバイ
パスコンデンサを介して接地するとともに、順方
向の第１のPINダイオードと直流阻止用コンデサ
を直列に介してFETの第１のゲートに接続し、
この第１のPINダイオードのカソードを順方向の
第２のPINダイオードを介してFETのソースに
接続し、さらにこのソースをソース抵抗と第２の
バイパスコンデンサを並列に介して接地したの
で、入力信号が強入力で第２のAGC電圧が第２
のAGC電圧端子に与えられると、第１と第２の
PINダイオードに順電流が流れて、入力信号は第
１のPINダイオードと第１のバイパスコンデンサ
からなる経路と、第２のPINダイオードと第２の
バィパスコンデンサからなる経路との２経路で大
巾に減衰される。また、第１と第２のPINダイオ
ードに流れる順電流により、ソース抵抗にソース
バイアス電圧が生じ、ソースと第２のゲート間の
逆バイアス電圧が大となつてFETの増幅度を低
下させる。

（実施例の説明） 以下、本考案の実施例を第１図を参照して説明
する。第１図は、本考案のAGC回路の一実施例
の回路図である。第１図において、第２図と同一
回路素子には同一符号を付して重複する説明を省
略する。

第１図において、第２図と相違する点は、バイ
アス抵抗１３と電流制御用抵抗１０が省かれ、第
１のPINダイオード７のカソードを順方向の第２
のPINダイオード９を介してFET２のソースＳ
に接続したことにある。

かかる構成により、入力信号が強入力で第２の
AGC電圧が第２のAGC電圧端子５に与えられる
と、第１と第２のPINダイオード７，９およびソ
ース抵抗１４を介して順電流が流れ、第１と第２
のPINダイオード７，９のインピーダンスが低下
する。このために、入力信号は直流阻止用コンデ
ンサ８と第１のPINダイオード７および第１のバ
イパスコンデンサ６からなる経路と、直流阻止用
コンデンサ８と第２のPINダイオード９および第
２のバイパスコンデンサ１５からなる経路との２
経路によつて大巾に減衰される。また、第１と第
２のPINダイオード７，９に流れる順電流によ
り、ソース抵抗１４にソースバイアス電圧が生じ
る。このソースバイアス電圧は、強入力時でない
場合よりソース電位を高くし、それだけソースＳ
と第２のゲートＧ２間の逆バイアスを大とする。
このために、FET２の増幅度が低下する。この
結果、入力信号の大きな変化範囲で充分なAGC
効果が得られる。

さらに、ソース抵抗１４により第１と第２の
PINダイオード７，９に流れる順電流が制限され
るので、従来のAGC回路の電流制限用抵抗１０
が省け、また第１と第２のPINダイオード７，９
に流れる順電流でソース抵抗１４にソースバイア
ス電圧が設定できるので、従来のAGC回路のバ
イアス抵抗１３が省ける。

（考案の効果） 以上説明したように、本考案のAGC回路によ
れば、第２のAGC電圧が第２のAGC電圧端子に
与えられると、入力信号は第１と第２のPINダイ
オードによる２経路で大巾に減衰され、またソー
ス抵抗に生じるソースバイアス電圧によりFET
の増幅度が低下され、入力信号の大きな変化範囲
で充分なAGC効果が得られる。さらに、ソース
抵抗により、第１と第２のPINダイオードに流れ
る電流が制限されるとともにソースバイアス電圧
が生じるので、従来のAGC回路の電流制限用抵
抗およびバイアス抵抗が省け、回路構成が簡単に
なるという優れた効果を奏する。

【図面の簡単な説明】

第１図は、本考案のAGC回路の一実施例の回
路図であり、第２図は、従来のAGC回路の一列
の回路図である。 ２：FET、Ｇ１：第１のゲート、Ｇ２：第２
のゲート、Ｄ：ドレイン、Ｓ：ソース、３：第１
のAGC電圧端子、５：第２のAGC電圧端子、
６：第１のバイパスコンデンサ、７：第１のPIN
ダイオード、８：直流阻止用コンデンサ、９：第
２のPINダイオード、１４：ソース抵抗、１５：
第２のバイパスコンデンサ。

Claims (1)

【実用新案登録請求の範囲】
1. デユアルゲート電界効果トランジスタの第１の
   ゲートに入力信号を与え、第２ゲートに前記入力
   信号の強弱に対応する第１のAGC電圧を与え、
   ドレインからAGC制御されて出力信号を出力さ
   せるAGC回路であつて、前記入力信号の強入力
   時に正の第２のAGC電圧が与えられる第２の
   AGC電圧端子を、第１のバイパスコンデンサを
   介して接地するとともに、順方向の第１のPINダ
   イオードと直流阻止用コンデンサを直列に介して
   前記第１のゲートに接続し、前記第１のPINダイ
   オードのカソードを順方向の第２のPINダイオー
   ドを介して前記デユアルゲート電界効果トランジ
   スタのソースに接続し、さらにこのソースをソー
   ス抵抗と第２のバイパスコンデンサを並列に介し
   て接地したことを特徴とするAGC回路。