JPH0332223A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0332223A JPH0332223A JP1167603A JP16760389A JPH0332223A JP H0332223 A JPH0332223 A JP H0332223A JP 1167603 A JP1167603 A JP 1167603A JP 16760389 A JP16760389 A JP 16760389A JP H0332223 A JPH0332223 A JP H0332223A
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- Japan
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- transistor
- output
- current
- voltage
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の出力回路に関するものである。
第８図は従来の半導体装置の出力回路の回路図で、図に
釦いて、［１１は入力信号端子、（２）は出力側副端子
、１３１は出力信号端子、１４）はゝゝＨ”ＩＩＭ動用
Ｐ型トラトランジスタ５１は１ゝｐ ／／駆動用Ｎ型ト
ランジスタ、＋６１１−１電源端子、（７）ぽＧＮＤ端
子、（８１けトランジスタ（４）全制御する回路、（９
）はトランジスタｊ５）を制御する回路、 ｔｌｏｌは
反転回路である。
釦いて、［１１は入力信号端子、（２）は出力側副端子
、１３１は出力信号端子、１４）はゝゝＨ”ＩＩＭ動用
Ｐ型トラトランジスタ５１は１ゝｐ ／／駆動用Ｎ型ト
ランジスタ、＋６１１−１電源端子、（７）ぽＧＮＤ端
子、（８１けトランジスタ（４）全制御する回路、（９
）はトランジスタｊ５）を制御する回路、 ｔｌｏｌは
反転回路である。
次に動作について説明する。出力別副信号（２）よりゝ
′Ｈ“ 入力の時、トランジスタ＋４１ ＋５１はＯＦ
Ｆ状態となる。出力制御信号（２）よりゝゝＬ“入力の
時トランジスタ＋４１ ｆ５）はＯＮ状態となることが
可能となり、入力信号端子ｉｌｌより信号が人力される
と、トランジスタ１４１ 、１５１に伝達される。 Ｈ
／／大入力時はＰ型トランジスタ（４）がＯＮ状態とな
り、出力は亀源電位金供給する。又、” Ｌ’大入力時
Ｎ型トランジスタｊ５１がＯＮ状態となり、出力はＧＮ
Ｄ電位金供給する。
′Ｈ“ 入力の時、トランジスタ＋４１ ＋５１はＯＦ
Ｆ状態となる。出力制御信号（２）よりゝゝＬ“入力の
時トランジスタ＋４１ ｆ５）はＯＮ状態となることが
可能となり、入力信号端子ｉｌｌより信号が人力される
と、トランジスタ１４１ 、１５１に伝達される。 Ｈ
／／大入力時はＰ型トランジスタ（４）がＯＮ状態とな
り、出力は亀源電位金供給する。又、” Ｌ’大入力時
Ｎ型トランジスタｊ５１がＯＮ状態となり、出力はＧＮ
Ｄ電位金供給する。
従来の出力回路は以上のように構成されていたので、出
力信号が反転する時、トランジスタＶＣ貫通電流により
瞬時に過大な電流が流れ、電源ラインや出力端子のＬ−
０１ｉ分によって出力電圧に変動が生じる。この電圧変
動がノイズとなり誤動作上越こすという問題点があった
。
力信号が反転する時、トランジスタＶＣ貫通電流により
瞬時に過大な電流が流れ、電源ラインや出力端子のＬ−
０１ｉ分によって出力電圧に変動が生じる。この電圧変
動がノイズとなり誤動作上越こすという問題点があった
。
この発明は上記のような問題魚倉解決するためになされ
たもので、過大な電流を抑制し、ノイズの原因分取り除
いた出力回路を得ることを目的とする。
たもので、過大な電流を抑制し、ノイズの原因分取り除
いた出力回路を得ることを目的とする。
この発明に係る出力回路は、出力ドライバートランジス
タと直列にトランジスタ分設け、ノイズの原因となる過
大な電流をこのトランジスタ０３より抑制するようにし
たものである。
タと直列にトランジスタ分設け、ノイズの原因となる過
大な電流をこのトランジスタ０３より抑制するようにし
たものである。
この発明における出力回路は、出力ドライバートランジ
スタと直列に設けたトランジスタのゲートニ、出力ドラ
イバートランジスタの飽和電流よりも低い飽和電流にな
る電圧金側えることにより、電流が抑制され誤動作を防
止する。
スタと直列に設けたトランジスタのゲートニ、出力ドラ
イバートランジスタの飽和電流よりも低い飽和電流にな
る電圧金側えることにより、電流が抑制され誤動作を防
止する。
〔実施的〕
以下、この発明の一実ｉ ［４Ｊ （ｒ図について説明
する。
する。
第１図に釦いて、符号１１１〜（１０）は前記従来のも
のと１−一である。図に釦いて、（＋３）は電流制御用
Ｐ型トランジスタ、０４１は電流制御用１Ｎ型トランジ
スタ、００はトランジスタ０３）’？制御する定電圧発
生回路、（ＩｆＩｌはトランジスタα４）を制御する定
電圧発生１川路である。
のと１−一である。図に釦いて、（＋３）は電流制御用
Ｐ型トランジスタ、０４１は電流制御用１Ｎ型トランジ
スタ、００はトランジスタ０３）’？制御する定電圧発
生回路、（ＩｆＩｌはトランジスタα４）を制御する定
電圧発生１川路である。
次に動作について説明する。前記従来の出力回路で説明
した様に、出力！１ｉ−ＩＮｆｆｌＪ信号端子１２）よ
り１１Ｌ Ｉ！大入力時、トランジスタ０３１１５１は
ＯＮ状態となることが可能となり、入力信号端子［１１
よりゝゝＨ″の信号が入力されると、トランジスタ１４
）がＯＮ状態となる。この時、トランジスタ（１３）の
ゲートには定電圧発生回路ｕ［ｉｌより、電源電位−（
２×しきめ値電圧）の電圧が供給されて釦シ、トランジ
スタ０３）はトランジスタ（４１の飽和電流値よりも低
い飽和電流値になって、電源端子からトランジスタ＋４
１ＶＣ供給する電流を抑制する。このことにより、出力
端子がゝゝＬ“からゝゝＨＩ／に立ち上がる時、瞬間的
に過大な電流が流れるのを抑制し、出力信号の立ち上が
りの勾配を緩くする。
した様に、出力！１ｉ−ＩＮｆｆｌＪ信号端子１２）よ
り１１Ｌ Ｉ！大入力時、トランジスタ０３１１５１は
ＯＮ状態となることが可能となり、入力信号端子［１１
よりゝゝＨ″の信号が入力されると、トランジスタ１４
）がＯＮ状態となる。この時、トランジスタ（１３）の
ゲートには定電圧発生回路ｕ［ｉｌより、電源電位−（
２×しきめ値電圧）の電圧が供給されて釦シ、トランジ
スタ０３）はトランジスタ（４１の飽和電流値よりも低
い飽和電流値になって、電源端子からトランジスタ＋４
１ＶＣ供給する電流を抑制する。このことにより、出力
端子がゝゝＬ“からゝゝＨＩ／に立ち上がる時、瞬間的
に過大な電流が流れるのを抑制し、出力信号の立ち上が
りの勾配を緩くする。
筐た、入力信号端子ｆｉ＋よりｌゝＬ ／／の信号が入
力する時も同様でトランジスタ（５）がＯＮ状態となり
この時はトランジスタ圓のゲートに、ＧＮＤ電位十（２
Ｘしきい値電圧）の電圧が定電圧発生量ＷＩｆ＋６）よ
り供給されて電流の抑制を行い、出力信号の立ち下がり
の勾配金繰くする。
力する時も同様でトランジスタ（５）がＯＮ状態となり
この時はトランジスタ圓のゲートに、ＧＮＤ電位十（２
Ｘしきい値電圧）の電圧が定電圧発生量ＷＩｆ＋６）よ
り供給されて電流の抑制を行い、出力信号の立ち下がり
の勾配金繰くする。
以上のようにこの発明によれば、出力信号の反転時に過
大な電流が瞬間的に流れるのを抑制するので、出力ノイ
ズ４減らすことができ、出力特性音改善する効果が得ら
れる。
大な電流が瞬間的に流れるのを抑制するので、出力ノイ
ズ４減らすことができ、出力特性音改善する効果が得ら
れる。
第１図はこの発明の一実施例金示す出力回路の回路図、
第２図は第１図の入力信号と出力信号の波形図、第３図
は従来の出力回路の回路図第４図は第８図の各部の波形
図金側す。図に釦いて、＋１１は入力信号端子、（２１
は出力別画信号端子、＋３１は出力信号端子、（４）は
′ｌ Ｈ／／駆駆動用型型トランジスタ＋５１Ｖｉゝ＋
Ｌ ／／／動用Ｎ型トトランジスタ＋６１ Ｌｒｉ電
源端子、 ＋７１ｉ Ｇ ’Ｎ Ｄ端子、（８）はトラ
ンジスタ１４）音制御する回路、＋９１ｉ）ランジスタ
５）音制御する回路、（！０）は反転回路、瞥は電流制
御用Ｐ型トランジスタ、０（１）は電流制御用Ｎ型トラ
ンジスタ、０５１はトランジスタｔ＋ａ＋’を制御する
定這圧発生１（−１ＩＪ路、（１６１はトランジスタ１
４１を制御する定電圧発生回路金石す。 なか、図中、同一符号は同一、又は相当部分を示す。
第２図は第１図の入力信号と出力信号の波形図、第３図
は従来の出力回路の回路図第４図は第８図の各部の波形
図金側す。図に釦いて、＋１１は入力信号端子、（２１
は出力別画信号端子、＋３１は出力信号端子、（４）は
′ｌ Ｈ／／駆駆動用型型トランジスタ＋５１Ｖｉゝ＋
Ｌ ／／／動用Ｎ型トトランジスタ＋６１ Ｌｒｉ電
源端子、 ＋７１ｉ Ｇ ’Ｎ Ｄ端子、（８）はトラ
ンジスタ１４）音制御する回路、＋９１ｉ）ランジスタ
５）音制御する回路、（！０）は反転回路、瞥は電流制
御用Ｐ型トランジスタ、０（１）は電流制御用Ｎ型トラ
ンジスタ、０５１はトランジスタｔ＋ａ＋’を制御する
定這圧発生１（−１ＩＪ路、（１６１はトランジスタ１
４１を制御する定電圧発生回路金石す。 なか、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 半導体装置の出力ドライバートランジスタにおいて、電
源−出力間にＮ型トランジスタとＰ型トランジスタを使
用する時、このトランジスタと直列に電流制御用トラン
ジスタを設け電流を制御することを特徴とする出力回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167603A JPH0332223A (ja) | 1989-06-29 | 1989-06-29 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167603A JPH0332223A (ja) | 1989-06-29 | 1989-06-29 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0332223A true JPH0332223A (ja) | 1991-02-12 |
Family
ID=15852836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167603A Pending JPH0332223A (ja) | 1989-06-29 | 1989-06-29 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0332223A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04310020A (ja) * | 1991-04-08 | 1992-11-02 | Toshiba Corp | Ｄ／ａコンバータ |
| JP2007538475A (ja) * | 2004-05-19 | 2007-12-27 | インターナショナル レクティファイアー コーポレイション | 高く、かつ広い作動電圧レンジのためのバイアス回路を備えるゲートドライバー出力ステージ |
| JP2014027401A (ja) * | 2012-07-25 | 2014-02-06 | Lapis Semiconductor Co Ltd | 出力バッファ及び半導体装置 |
-
1989
- 1989-06-29 JP JP1167603A patent/JPH0332223A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04310020A (ja) * | 1991-04-08 | 1992-11-02 | Toshiba Corp | Ｄ／ａコンバータ |
| JP2007538475A (ja) * | 2004-05-19 | 2007-12-27 | インターナショナル レクティファイアー コーポレイション | 高く、かつ広い作動電圧レンジのためのバイアス回路を備えるゲートドライバー出力ステージ |
| JP2014027401A (ja) * | 2012-07-25 | 2014-02-06 | Lapis Semiconductor Co Ltd | 出力バッファ及び半導体装置 |
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