JPH0332930B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、変調方式変換回路に関し、特にミツ
シング・クロツク付MFM方式と２−7RLLM方
式の変換回路に関するものである。

〔発明の背景〕

MFM（Modified Frequency Modulation）方
式は、TM（Time Modulation）方式とも呼ば
れ、FM（Frequency MOdulation）方式の改良
である。その変調方法は、NRZ1と同じじよう
に、“１”で磁化反転し、“０”で磁化反転しな
い。ただし、“０”が２個連続した場合には、ビ
ツトの中間で磁化反転する。したがつて、MFM
方式では、磁化反転間隔がビツト・セルの１、
1.5、２倍の３種類あり、NRZ方式のように間隔
が無限大になることがないので、クロツク・パル
スを再生でき、自己同期が可能である。しかし、
最近、フレキシブル・デイスク装置等において
は、さらに高記録密度を促進するために、MFM
方式から２−7RLLM（２−7Run Length
Limited Modulation With error propagation
limitation）方式に変換されるものが現われてい
る。２−7RLLM方式は、最小記録データの間隔
が1.5ビツト分であるため、最小記録データ間隔
が１ビツト分のMFM方式に比べて高密度記録に
適している。

しかし、デイスクに記録する信号と、その信号
を記録・再生するデイスク・ドライブ装置のみを
２−7RLLM方式に変更しても、上位装置、つま
りＩ／Ｏ制御装置、チヤネル装置等はそのまま
MFM方式を扱つているため、デイスク・ドライ
ブ装置と上位装置間のデータ送受にはMFM方式
を使用しなければならない。したがつて、MFM
方式と２−7RLLM方式の変調方式変換を行う必
要がある。

さらに、フレキシブル・デイスク装置では、デ
イスク上に信号を記録したり、またはデイスク上
から再生する場合、トラツク上の各セクタを識別
しなければならないが、これらのセクタの識別用
としてMFMデータをミツシング・クロツクによ
り使用する場合がある。

MFMミツシング・クロツク方式とは、記録媒
体上にMFM方式では存在し得ない、特異なパタ
ーンを書き込む方式で、これによりデータ・パタ
ーンとの区別を行い、データの区切を示す「目
印」に使うものである。このため、単にMFM方
式から２−7RLLM方式へ、あるいは２−
7RLLM方式からMFM方式への通常な変調方式
変換だけでは、ミツシング・クロツクの情報伝達
ができないという問題がある。

〔発明の目的〕

本発明の目的は、このような従来の問題を解決
し、標準インタフエース等の制約により上位装置
とのデータ転送形式がMFM方式に限定されてい
る記録装置において、MFM方式を２−7RLLM
方式に変換しても、MFM方式に含まれたミツシ
ング・クロツク機能を失うことがない変調方式変
換回路を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明の変調方式変
換回路は、MFM変調された第１の信号中に現わ
れるミツシング・クロツク・パターンを検出する
手段と、該検出手段の検出出力により２−
7RLLM変調方式の変調規則に合致しない所定の
パターンを発生する手段と、該手段により発生さ
れたパターンを、前記ミツシング・クロツク・パ
ターンに相当する位置に挿入する手段とを具備し
て、前記第１の信号を２−7RLLM変調された第
２の信号に変換する回路、および前記第２の信号
中に現われた２−7RLLM変調方式の変調規則に
合致しないパターンを検出する手段と、該手段の
検出出力によりMFMミツシング・クロツク・パ
ターンを発生する手段と、該手段により発生され
たパターンを前記変調規則に合致しないパターン
に相当する位置に挿入する手段とを具備して、前
記第２の信号を第１の信号に変換する回路を有す
ることに特徴がある。

〔発明の実施例〕

以下、本発明の原理および実施例を、図面によ
り説明する。

第１図は、データ語（NRZ方式によるデータ）
とMFM記録方式のデータとの変換を示す図であ
る。

MFM記録方式は、第１図に示すように、デー
タ語のパターンに応じて、１ビツトを２デイジツ
トの記録語に変換するものである。この変換され
た２デイジツトの前段側（以下、データ部と記
す）は、データ語そのものである。また、後段側
（以下、クロツク部と記す）は、通常は“０”で
あるが、本ビツトのデータ部が“０”であり、か
つ次のビツトのデータ部も“０”のときは、“１”
にする。

第２図は、データ語（NRZ方式のデータ）と
２−7RLLM記録方式のデータとの変換を示す図
である。

２−7RLLM記録方式は、第２図に示すよう
に、データ語のパターンに応じて２ビツト、３ビ
ツト、または４ビツト長のデータ語をそれぞれ４
デイジツト、６デイジツトまたは８デイジツトの
記録語に変換し、各デイジツトの値“１”の間に
必ず２個以上の値“０”が挿入されるように、記
録語を配列するものである。すなわち、“１”と
“１”が隣接していると特に高密度記録の場合、
デイスクから信号を再生する際に弁別が困難とな
るため、原データの“１”と“１”との間に
“０”が２〜７個挿入されるように変調される。

したがつて、２−7RLLM記録方式では、最小
記録データ間隔が1.5ビツト分となるため、最小
記録データ間隔が１ビツト分のMFM記録方式に
比べて、高密度記録に適していることになる。

第３図は、本発明に用いるMFMミツシング・
クロツク方式の説明図であり、第４図は同じく２
−7RLLMミツシング・クロツク方式の説明図で
ある。

第３図に示すように、データ語を通常の方法で
MFM記録方式に変換すると、２段目に示す
MFM方式となる。さらに、これを矢印４２で示
すように、１デイジツトを“１”から“０”にす
ることにより、このパターンはMFMミツシン
グ・クロツクのパターンとなる。

また、４３で示すように、このパターンを１デ
イジツト分シフトさせてデータ部とクロツク部と
を入れかえても、MFM記録方式にあり得ないパ
ターンとなつている。

MFM対２−7RLLM変換を行うに際して、
MFMミツシング・クロツク・パターンの処理を
行わなければ、本発明の目的は達せられない。そ
こで、MFMミツシング・クロツク・パターンに
対して、２−7RLLMにおいても２−7RLLMに
あり得ないパターンを対応させることにより、対
応するパターン相互の変換を行うことにする。以
下、２−7RLLMにあり得ないパターンを、２−
7RLLMミツシング・クロツク・パターンと呼
ぶ。MFMから２−7RLLMへの変換において、
MFMミツシング・クロツク・パターンを、２−
7RLLMに変換するときには、このMFMミツシ
ング・クロツク・パターンの２−7RLLMへの変
換結果を、２−7RLLMミツシング・クロツク・
パターンに置き換える。一方、２−7RLLMから
MFMへの変換において、２−7RLLMミツシン
グ・クロツク・パターンをMFMに変換するとき
には、この２−7RLLMミツシング・クロツク・
パターンのMFM変換結果を、MFMミツシン
グ・クロツク・パターンに置き換える。

第４図は、２−7RLLMミツシング・クロツ
ク・パターンの一例を示す図である。

第４図では、２バイトのデータを変換したパタ
ーンが示されており、２段目に通常の方法で変換
された２−7RLLMが示されている。２−
7RLLM方式では、“１”と“１”の間の“０”
の数が７個で、かつ次の“１”までの“０”の数
が２個というパターンは存在しないので、これを
２−7RLLMミツシング・パターンとした例が示
されている。

２−7RLLMの正常パターンを矢印４３のよう
に、“０”の数が６個の間隔を有する“１”を
“０”に、“０”の数が３個の間隔のうちの上記
“１”に隣接した“０”を“１”に、それぞれ変
更することにより、このパターンが得られる。

第５図ａ，ｂは、それぞれ本発明の変調方式変
換回路の基本構成ブロツク図であり、ａはMFM
対２−7RLLM変換回路、ｂは２−7RLLM対
MFM変換回路を示す。

先ず、MFM方式から２−7RLLM方式に変換
するときには、第５図ａに示すように、MFM・
NRZ変換回路１０１により、NRZ DATA−Ｐ
およびNRZ CLOCK−Ｐを作成して、これらの
信号をNRZ・RLLM変換回路１０２に転送した
後、NRZ・RLLM変換回路１０２で２−7RLLM
−Ｐに変換して出力する。

次に、２−7RLLM方式からMFM方式に変換
するときには、２−7RLLM・NRZ変換回路１０
３により、先ずNRZDATA−Ｐおよび
NRZCLOCK−Ｐを作成し、これらの信号を
NRZ・MFM変換回路１０４に転送した後、
NRZ・MFM変換回路１０４でMFM DATA−
Ｐで変換して出力する。

MFMミツシング・クロツク・パターンが含ま
れない場合には、第５図ａ，ｂの回路で変調方式
の変換が実現される。しかし、MFMミツシン
グ・クロツク・パターンおよび２−7RLLMミツ
シング・クロツク・パターンを互いに変換する場
合には、それぞれの信号にあり得ないパターンを
検出して、他方のクロツク・パターンを発生する
機能を付加する必要がある。

第６図は、本発明の実施例を示すMFM・２−
7RLLM変換回路のブロツク図であり、第７図は
第６図の動作タイムチヤートである。

ここで、MFMミツシング・クロツク・パター
ンおよび２−7RLLMミツシング・クロツク・パ
ターンは、それぞれ第３図、第４図に示されたパ
ターンとする。

第６図において、１０１はMFM・NRZ変換回
路、１０２はNRZ・２−7RLLM変換回路、１０
５はNRZシフト・レジスタ、１０６はMFMシフ
ト・レジスタ、１０７はMFMミツシング・クロ
ツク・パターン検出回路、１０８なMFMミツシ
ング・クロツク・パターン前段部１バイト検出回
路、１０９は２−7RLLMミツシング・クロツ
ク・パターン発生回路、１１０は２−7RLLMデ
ータ切替回路、１１１は２−7RLLMゲート、１
１２は２−7RLLMミツシング・クロツク・パタ
ーン・ゲートである。

MFMDATA−ＰがMFMミツシング・クロツ
ク・パターン以外のノーマルMFMの場合には、
MFM・NRZ変換回路１０１によりNRZ DATA
−Ｐ４５およびNRZ CLOCK−Ｐ４４に変換さ
れる。次にNRZ CLOCK−Ｐ４４をクロツクと
するNRZシフト・レジスタ１０５により８ビツ
ト・シフトされ、NRZシフトDATA−Ｐ４６と
なる。

さらに、NRZシフト・データ４６は、NRZ・
２−7RLLM変換回路１０２によつて２−
7RLLMに変換され、２−7RLLM NOMINAL
−Ｐ４７となる。２−7RLLM NOMINAL−Ｐ
４７は、２−7RLLMゲート１１１を通り、さら
にORゲート６４を通り２−7RLLM−Ｐとなる。

次に、MFMミツシング・クロツク・パターン
がMFM DATA−Ｐである場合を、第７図によ
り説明する。

MFM DATA−Ｐは、MFM・NRZ変換回路
１０１によりNRZ DATA−Ｐ４５、NRZ
CLOCK−Ｐ４４に変換され、NRZシフト・レジ
スタ１０５に入力される。これと並行して、第７
図に示すMFM DATA−ＰはMFM CLOCK−
Ｐをシフト・クロツクとする32段のMFMシフ
ト・レジスタ１０６に順次蓄積される。シフト・
レジスタ１０６のすべての出力は、前段部（16
段）フリツプ・フロツプ出力４８および後段部
（16段）フリツプ・フロツプ出力４９となる。

MFMミツシング・クロツク・パターンの前段
部の１バイトがMFMシフト・レジスタ１０６に
蓄積された時点で、MFMミツシング・クロツ
ク・パターン前段部１バイト検出回路１０８は、
MFMミツシング・クロツク・パターン前段部１
バイトを検出するので、MFM MISING 1BYT
−Ｐ５０を１パルス出力する。このパルス幅は、
MFM CLOCK−Ｐの立下りから次の立下りまで
の１周期分である。さらに、MFMミツシング・
クロツク・パターン後段部の１バイトがMFMシ
フト・レジスタ１０６に蓄積された時点で、
MFMミツシング・クロツク・パターン検出回路
１０７は、MFMミツシング・クロツク・パター
ンを検出することにより、MFM MISING
2BYT−Ｐ５１を１パルス出力する。このパルス
幅も、MFM CLOCK−Ｐの立下りから次の立下
りまでの１周期分である。

MFM MISING 1BYT−Ｐ５０、MFM
MISING 2BYT−Ｐ５１は、NRZシフト・レジ
スタ１０５を構成するエツジ・トリガＤタイプ・
フリツプ・フロツプのSETまたはRESET端子に
接続されており、これらのパルスが入力すること
によりシフト・データのパターンを変換する。

第８図は、第６図のNRZシフト・レジスタ１
０５におけるパターン変換の図である。

MFMミツシング・クロツク・パターンのとき
のMFM DATA−Ｐ６４はMFM・NRZ変換回
路１０４によりNRZ DATA−Ｐ６５に変換され
るが、NRZシフト・レジスタ１０５を通る間に、
MFM MISING 1BYT−Ｐ５０およびMFM
MISING 2BYT−Ｐ５１によりNRZシフト
DATA−Ｐ６６に変換される。この２バイトの
パターンは、さらにNRZ・２−7RLLM変換回路
１０２で２−7RLLMに変換されることにより、
２−7RLLM−Ｐ６７となる。このパターンは、
後続するデータがとのようなパターンであつても
変化しない。つまり、後続するデータに影響され
ることなく、閉じた形（固定されたパターン）と
なる。

また、第６図に示すように、MFM MISING
1BYT−Ｐ５０、およびMFM MISING 2BYT
−５１は、２−7RLLMミツシング・クロツク・
パターン発生回路１０９の起動パルスにもなつて
いる。すなわち、入力されたMFM DATA−Ｐ
中にMFMミツシング・クロツク・パターンを検
出したとき、直ちに２−7RLLMミツシング・ク
ロツク・パターン発生回路１０９を起動して、
MFMミツシング・クロツク・パターンに対応し
た２−7RLLMミツシング・クロツク・パターン
を発生させる。２−7RLLMミツシング・クロツ
ク・パターン発生回路１０９は、22個のエツジト
リガＤタイプ・フリツプ・フロツプより構成され
たシフト・レジスタであつて、クロツクとして
MFM CLOCK−Ｐが入力されている。MFM
MISING 1BYT−Ｐ５０およびMFM MISING
2BYT−Ｐ５１は、22個中17個のエツジトリガ・
フリツプ・フロツプSETまたはRESET端子に接
続されており、２−7RLLMミツシング・クロツ
ク・パターン（第４図参照）を発生して、２−
7RLLM MISING PATAN−Ｐ５２に出力す
る。この場合、MFM MISING 1BYT−Ｐ５０
が前段１バイト、MFM MISING 2BYT−Ｐ５
１が後段１バイトの２−7RLLMミツシング・ク
ロツク・パターンをセツトする。また、残りの５
個のエツジトリガＤタイプ・フリツプ・フロツプ
は、２−7RLLM NOMINAL−Ｐ４７とタイミ
ングをとるための遅れとして使用される。

次に、２−7RLLMデータ切替回路１１０は、
２−7RLLM NOMINAL−Ｐ４７と２−
7RLLM MISING PATAN−Ｐ５２とを、２−
7RLLM CHANGE−Ｐ５３によつて切替える機
能を有している。すなわち、２−7RLLM
MISING PATAN−Ｐ５２が出力されている間
だけ、２−7RLLMミツシング・クロツク・パタ
ーン・ゲート１１２を開き、同時に２−7RLLM
ゲート１１１を閉じる。この結果、出力信号２−
7RLLM−Ｐとしては、MFMミツシング・クロ
ツク・パターンを含んだMFMを、２−7RLLM
ミツシング・クロツク・パターンを含む２−
7RLLMに変換した信号が得られる。

第９図は、本発明の実施例を示す２−
7RLLM・MFM変換回路のブロツク図であり、
第１０図は第９図の動作タイム・チヤートであ
る。

第９図において、１０３は２−7RLLM・NRZ
変換回路、１０４はNRZ・MFM変換回路、１０
６はMFMシフト・レジスタ、１１３は２−
7RLLMシフト・レジスタ、１１４は２−
7RLLMミツシング・クロツク・パターン検出回
路、１１５は２−7RLLMミツシング・クロツ
ク・パターン前段１バイト検出回路、１１６は11
ビツト・カウンタ、１１７はMFMミツシング・
クロツク・パターン最終BITクロツク部作成回
路、１１８はMFMミツシング・クロツク・パタ
ーン発生回路、１１９はMFM DATA切替回路、
１２０はMFM DATAゲート、１２１はMFM
ミツシング・クロツク・パターン・ゲートであ
る。

２−7RLLM−Ｐが２−7RLLMミツシング・
クロツク・パターン以外のノーマル２−7RLLM
の場合には、２−7RLLM・NRZ変換回路１０４
によりNRZ DATA−Ｐ５４、NRZ CLOCK−
Ｐ５５に変換される。さらに、NRZ DATA−Ｐ
５４は、NRZ・MFM変換回路１０４により
MFM−Ｐ５６により変換される。MFM−Ｐ５
６は、2F−Ｎをクロツクとする９段のシフト・
レジスタ１０６により遅延され、MFM SHIFT
−Ｐ６０となる。このシフト・レジスタ１０６
は、MFM MISING CLOCKPATARN−Ｐ５
９とのタイミング調整のために設けられる。
MFM SHIFT−Ｐ６０は、MFM DATAゲート
１２０およびORゲート１２６を通りMFM
DATA−Ｐとなる。

次に、２−7RLLMミツシング・クロツク・パ
ターンが、２−7RLLM−Ｐとして入力した場合
には、前述したように、２−7RLLM・NRZ変換
回路１０３によりNRZ DATA−Ｐ５４、NRZ
CLOCK−Ｐ５５に変換され、さらにNRZ・
MFM変換回路１０４によりMFM−Ｐ５６に変
換される。

上記動作と並行して、２−7RLLM−Ｐは、2F
−Ｎをシフト・クロツクとする32段の２−
7RLLMシフト・レジスタ１１３に順次蓄積され
る。２−7RLLMミツシング・クロツク・パター
ンの前段部１バイトが２−7RLLMシフト・レジ
スタ１１３に蓄積された時点で、２−7RLLMミ
ツシング・クロツク・パターン前段１バイト検出
回路１１５は、32−7RLLMミツシング・クロツ
ク・パターンの前段１バイトを検出することによ
り、２−7RLLM MISING 1BYT−Ｐ５７を１
パルス出力する。このパルス幅は、クロツク2F
−Ｎの立下りから次の立下りまでの１周期分であ
る。さらに、２−7RLLMミツシング・クロツ
ク・パターンの後段部の１バイトが２−7RLLM
シフト・レジスタ１１３に蓄積された時点で、２
−7RLLMミツシング・クロツク・パターン検出
回路１１４は、２−7RLLMミツシング・クロツ
ク・パターンを検出したことにより、２−
7RLLM MISING 2BYT−Ｐ５８を１パルス出
力する。このパルス幅も、クロツク2F−Ｎの立
下りから次の立下りまでの１周期分である。２−
7RLLM MISING 1BYT−Ｐ５７は、11ビツ
ト・カウンタ１１６、MFMミツシング・クロツ
ク・パターン発生回路１１８、およびMFM
DATA切替回路１１９の３つの回路に入力して
各々の起動パルスとして使用される。

第９図と第６図を比較すれば明らかなように、
第９図では、11ビツト・カウンタ１１６とMFM
ミツシング・クロツク・パターン最終BITクロツ
ク部作成回路１１７とが、余分に設けられてい
る。これは、第３図の最上段右端のビツト（点線
内）を見れば判るように、MFMミツシング・ク
ロツク・パターンを発生させるためには、前段と
後段の各１バイトを検出した後、さらに次の１ビ
ツトを検出しなければならないことにもとづいて
いる。MFMミツシング・クロツク・パターン発
生回路１１８は、18個のエツジトリガ・タイプＤ
フリツプ・フロツプから構成されたシフト・レジ
スタであつて、クロツク2F−Ｎによりシフトさ
れる。２−7RLLM MISING 1BYT−Ｐ５７
は、このフリツプ・フロツプのSET、または
RESET端子に接続されており、MFMミツシン
グ・クロツク・パターンの前段１バイト分をセツ
トする。２−7RLLM MISING 2BYT−Ｐ５８
も、このフリツプ・フリツプのSETまたは
RESET端子に接続されており、MFMミツシン
グ・クロツク・パターンの後段１バイト分をセツ
トする。また、前述のように、MFMミツシン
グ・クロツク・パターンの最終ビツトのクロツク
部は、これに続く１ビツトのデータが何であるか
によつて変わつてくる。このクロツク部は、
MFMミツシング・クロツク・パターン最終BIT
クロツク部作成回路１１７から出力されたEND
CLOCK PARTSET−Ｐ６３によりセツトされ
る。

この最終BITクロツク部作成回路１１７の補助
回路として、11ビツト・カウンタ１１６が設けら
れており、このカウンタ１１６は２−7RLLM
MISING 1BYT−Ｐ５７により、NRZ CLOCK
−Ｐ５５のカウントを始める。この時点では、
11BIT OUT−Ｐ６１は“Ｌ”となる（第１０図
参照）。そして、カウンタ１１６が11カウントを
終了した時点で、11BIT OUT−Ｐ６１は“Ｌ”
から“Ｈ”になり、次のRLLM MISING
1BYT−Ｐ５７の起動パルスが入力するまで
“Ｈ”を保持する。

一方、この時点におけるノーマル変換出力
NRZ DATA−Ｐ５４は、ミツシング・クロツ
ク・パターンの次の１ビツトである（第１０図参
照）。

MFM DATA切替回路１１９は、MFM
DATAゲート１２０とMFMミツシング・クロツ
ク・パターン・ゲート１２１を制御するもので、
MFM MISING CLOCK PATAN−Ｐ５９に
MFMミツシング・クロツク・パターンが送出さ
れている期間のみ、MFM DATA CHANGE−
Ｐ６２を“Ｌ”にする。

MFM DATA切替回路１１９は、32クロツク
をカウントする回路であり、２−7RLLM
MISING 1BYT−Ｐ５７により起動され、クロ
ツク2F−Ｎを32個カウントすると終了する。す
なわち、MFM DATA CHANGE−Ｐ６２は、
カウントしている期間だけ“Ｌ”であり、カウン
トが終了すると“Ｈ”となつて、次の２−
7RLLM MISING 1BYT−Ｐ５７により起動さ
れるまで“Ｈ”を保持する。

このようにして、ORゲート１２６の出力
MFM DATA−Ｐとして、２−7RLLMミツシ
ング・クロツク・パターンを含む２−7RLLMか
らMFMミツシング・クロツク・パターンを含む
MFMに変換された信号が得られる。

以下、第６図と第９図の各変調方式変換回路を
構成する部分回路について、詳述する。

第６図のMFMミツシング・クロツク・パター
ンから２−7RLLMミツシング・クロツク・パタ
ーンへの変換回路においては、MFM・NRZ変換
回路１０１と、MFMミツシング・クロツク・パ
ターン検出回路（前段部１バイト検出回路を含
む）１０７，１０８とNRZ・２−7RLLM変換回
路１０２の具体例を示す。

第１１図は、MFM・NRZ変換回路の一例を示
す図であり、第１２図は第１１図の動作タイム・
チヤートである。

第１１図では、１個のSRフリツプ・フロツプ
６８と３個のＤフリツプ・フロツプ６９〜７１と
論理ゲートから構成される。いま、入力される
MFM DATA−Ｐが第１２図に示すパターンで
ある場合、SRフリツフ・フロツプ６８のＳ端子
には、上記パターンの“１”の立上り時点で発生
するパルス１０が入力されるとともに、SRフリ
ツプ・フロツプ６８のＲ端子には、クロツク・パ
ルスMFM′ CLOCK−Ｐ−Ｐの立上り時点で発
生するパルス１１が入力される。したがつて、
SRフリツプ・フロツプ６８の端子には、パル
ス１０で立下り、パルス１１で立上る負のパルス
１２が出力される。NANDゲート９５には、上
記パルス１２と、クロツクMFM CLOCK−Ｐ
と、Ｄフリツプ・フロツプ６９の端子出力１３
とが入力しており、これらのパルスがすべて負極
性のときのみゲート９５が開くので、出力パルス
１４が得られる。Ｄフリツプ・フロツプ７０のＳ
端子には上記パルス１４が、またＴ端子にはクロ
ツクMFM CLOCK−Ｐをインバータ９６で反転
したクロツクが、それぞれ入力されるので、Ｑ端
子にはパルス１４を遅延したパルス１５が出力さ
れる。ANDゲート９７には、パルス１５とクロ
ツクMFM CLOCK−Ｐが入力されるので、出力
パルス１６が得られる。Ｄフリツプ・フロツプ７
１のＳ端子には、パルス１６が、Ｔ端子にはパル
ス１３が、それぞれ入力されるので、Ｑ端子には
パルス１３と１６が同時に入力した時点で立上
り、次のパルス１３の立上りで立下るパルスを、
NRZ DATA−Ｐとして出力する。また、NRZ
CLOCK−Ｐとしては、パルス１３をインバータ
９８で反転した信号が用いられる。

第１３図は、MFMミツシング・クロツク・パ
ターン検出回路の一例を示す図である。

第６図に示すMFMシフト・レジスタ１０６
は、32段のフリツプ・フロツプから構成されてい
るが、この32段のフリツプ・フロツプの一部を、
第１３図の７２，７３，７４で示している。パタ
ーン検出回路１０７は、32ビツトのミツシング・
クロツク・パターンをANDゲート７５により検
出しており、前段部１バイト検出回路１０８は16
ビツトの前段部のミツシング・クロツク・パター
ンを別のANDゲートにより検出している。

第１４図は、NRZ・２−7RLLM変換回路の一
例を示す図であり、第１５図は第１４図の動作タ
イム・チヤートである。

第１４図に示すように、この変換回路は、フリ
ツプ・フロツプ７６，７８，８０，８２，８４を
クロツクCLOCK−Ｐに、フリツプ・フロツプ７
７，７９，８１，８３，８５をクロツクCLOCK
−Ｎにそれぞれ接続し、かつ全フリツプ・フロツ
プ７６〜８５を、途中にNANDゲートを介して
直列に接続したものである。

第１５図に示すタイミングで、CLOCK−Ｐ、
CLOCK−Ｎ、NRZ DATA−Ｐを入力すると３
1/4ビツト遅れて、２−7RLLMに変換された出
力２−7RLLM−Ｐが得られる。

前段６個のフリツプ・フロツプ７６〜８１の出
力１７〜２２は、第１５図の１７〜２２に示すよ
うに、クロツクCLOCK−Ｎ、（Ｐ）により１ビ
ツトずつ遅延され、それらの特定のものを
NANDゲートに入力して出力波形２３を得る。
この出力２３は、さらに後段４個のフリツプ・フ
ロツプ８２〜８５で１ビツトずつ遅延される。結
局、パルス２８と２９をORゲートに入力して得
た出力が、２−7RLLM−Ｐとなる。この結果
を、“１”、“０”の形で書き表わすと、第１５図
の２−7RLLM語となる。

さらに、これを第２図の２−7RLLM対データ
語変換表にしたがつて変換すると、第１５図の最
下段のデータ語となる。これは、第１５図の
NRZ DATA−Ｐを“１”、“０”の形で書き表わ
したものを、３ 1/4ビツト遅延させたものに等し
い。

第１６図は、２−7RLLM・NRZ変換回路の一
例を示す図であり、第１７図は第１６図の動作タ
イム・チヤートである。

第１６図の変換回路は、８個のフリツプ・フロ
ツプ８６〜９３を直列接続し、各フリツプ・フロ
ツプの出力のうちの特定のものどうしのNAND
をとつて、最終段フリツプ・フロツプ９４に入力
し、Ｑ端子からNRZ DATA−Ｐを得るものであ
る。

第１７図に示すクロツク2F−Ｎとデータ語の
２−7RLLM−Ｐを入力すると、フリツプ・フロ
ツプ８６〜９３でそれぞれ１ビツトずつシフトさ
れるので、各Ｑ端子出力３０〜３７は第１７図の
３０〜３７に示すタイミングで出力される。所定
の出力のNANDをとつたNAND出力３８，３
９，４０をNORゲートに入力し、最終段フリツ
プ・フロツプ９４のＤ入力を作る。

この場合、第１７図の２−7RLLM語を第２図
の２−7RLLM対データ語変換表にしたがつて変
換すると、第１７図のデータ語となる。そこで、
このデータ・パターンを、２−7RLLM−Ｐ、2F
−Ｎ、1F−Ｎのタイミングで、第１６図の論理
回路にそれぞれ入力することにより、NRZ
DATA−ＰとNRZ CLOCK−Ｐが得られること
になる。

第１７図から明らかなように、２−7RLLM−
Ｐと変換されたNRZ DATA−Ｐの間には、２
１／４ビツトの遅延が生じる。

第１８図は、NRZ・MFM変換回路の一例を示
す図であり、第１９図は第１８図の動作タイム・
チヤートである。

第１８図に示すように、この変換回路はエツジ
トリガ・Ｄフリツプ・フロツプ１，２，３および
論理ゲート４により構成される。

第１９図に示すように、NRZ DATA−Ｐは、
NRZ CLOCK−Ｐの立上り、立下りのタイミン
グでＤフリツプ・フロツプ１，２，３に入力する
ことにより、各フリツプ・フロツプ１，２，３の
Ｑ出力５，６，７は、第１９図の５，６，７に示
すように１ビツトずつシフトされる。フリツプ・
フロツプ２と３の出力６，７およびNRZ
CLOCK−ＰをNANDゲートに入力することによ
り出力８を、またフリツプ・フロツプ３のの出
力とNRZ CLOCK−Ｐの反転出力をNANDゲー
トに入力することにより出力９を、それぞれ得
る。この出力８と９をORゲートに通して得られ
た信号がMFM DATA−Ｐである。

なお、第９図の２−7RLLMミツシング・クロ
ツク・パターン検出回路１１４と前段１バイト検
出回路１１５の構成は、第１３図に示した回路で
実現できる。さらに、第６図、第９図のその他の
回路は、いずれも論理回路の組み合わせにより簡
単に実現できる。

〔発明の効果〕

以上説明したように、本発明によれば、標準イ
ンタフエース等の制約により上位装置とのデータ
転送形式がMFM方式に限定されている外部記憶
装置において、MFM方式に含まれたミツシン
グ・クロツク・パターンと２−7RLLM方式のミ
ツシング・クロツク・パターンとを相互に変換す
ることができるので、２−7RLLM方式を用いた
フレキシブル・デイスク装置等でセクタ識別用と
してミツシング・クロツク・パターンを使用する
ことができ、その他にも応用することができる。

【図面の簡単な説明】

第１図はMFM記録方式の説明図、第２図は２
−7RLLM記録方式の説明図、第３図は本発明に
用いるMFMミツシング・クロツク方式の説明
図、第４図は同じく２−7RLLMミツシング・ク
ロツク方式の説明図、第５図は本発明の変調方式
変換回路の基本構成図、第６図は本発明の一実施
例を示すMFM・２−7RLLM変換回路のブロツ
ク図、第７図は第６図の動作タイムチヤート、第
８図は第６図のNRZシフト・レジスタにおける
パターン変換の図、第９図は本発明の一実施例を
示す２−7RLLM・MFM変換回路のブロツク図、
第１０図は第９図の動作タイム・チヤート、第１
１図はMFM・NRZ変換回路の一例を示す図、第
１２図は第１１図の動作タイム・チヤート、第１
３図はMFMミツシング・クロツク・パターン検
出回路の一例を示す図、第１４図はNRZ・２−
7RLLM変換回路の一例を示す図、第１５図は第
１４図の動作タイム・チヤート、第１６図は２−
7RLLM・NRZ変換回路の一例を示す図、第１７
図は第１６図の動作タイム・チヤート、第１８図
はNRZ・MFM変換回路の一例を示す図、第１９
図は第１８図の動作タイム・チヤートである。 １０１：MFM・NRZ変換回路、１０２：
NRZ・２−7RLLM変換回路、１０３：２−
7RLLM・NRZ変換回路、１０４：NRZ・MFM
変換回路、１０５：NRZシフト・レジスタ、１
０６：MFMシフト・レジスタ、１０７：MFM
ミツシング・クロツク・パターン検出回路、１０
８：MFMミツシング・クロツク・パターン前段
部１バイト検出回路、１０９：２−7RLLMミツ
シング・クロツク・パターン発生回路、１１３：
２−7RLLMシフト・レジスタ、１１４：２−
7RLLMミツシング・クロツク・パターン検出回
路、１１５：２−7RLLMミツシング・クロツ
ク・パターン前段１バイト検出回路、１１６：11
ビツト・カウンタ、１１７：MFMミツシング・
クロツク・パターン最終BITクロツク部作成回
路、１１９：MFM DATA切替回路。

Claims (1)

【特許請求の範囲】
1. １ MFM変調された第１の信号中に現われるミ
   ツシング・クロツク・パターンを検出する手段
   と、該検出手段の検出出力に基づき２−7RLLM
   変調方式の変調規則に合致しない所定のパターン
   を発生する手段と、該発生手段で発生されたパタ
   ーンを、前記ミツシング・クロツク・パターンに
   相当する位置に挿入する手段とを備え、かつ前記
   第１の信号を２−7RLLM変調された第２の信号
   に変換する回路、および前記第２の信号中に現わ
   れた２−7RLLM変調方式の変調規則に合致しな
   いパターンを検出する手段と、該検出手段の検出
   出力に基づきMFMミツシング・クロツク・パタ
   ーンを発生する手段と、該発生手段で発生された
   パターンを前記変調規則に合致しないパターンに
   相当する位置に挿入する手段とを備え、かつ前記
   第２の信号を第１の信号に変換する回路を有する
   ことを特徴とする変調方式変換回路。