JPH0333917A - 演算回路 - Google Patents
演算回路Info
- Publication number
- JPH0333917A JPH0333917A JP16948289A JP16948289A JPH0333917A JP H0333917 A JPH0333917 A JP H0333917A JP 16948289 A JP16948289 A JP 16948289A JP 16948289 A JP16948289 A JP 16948289A JP H0333917 A JPH0333917 A JP H0333917A
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- JP
- Japan
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- register
- bit
- circuit
- data
- significant bit
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Links
- 238000000605 extraction Methods 0.000 claims abstract description 11
- 238000001514 detection method Methods 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演、算回路、特に、データをランダマイズする
ためにデータ伝送でよく用いられるスクランブラ機能に
適した演算回路に関する。
ためにデータ伝送でよく用いられるスクランブラ機能に
適した演算回路に関する。
ＣＣＩＴＴによるモデムについての勧告である１ ２０
０ｂｐｓの伝送速度をもつ二線式全二重モデムの■、２
２のスクランブラは、生成多項式１十ｘ−１４＋ｘ−Ｈ
な持ち、スクランブラの停止により生ずる意図しない不
注意なリモートループ２の起動を阻止するためスクラン
ブラ出力に６４個の連続する“１”を検出する回路を具
備し、もし検出したときはスクランブラ入力を反転させ
なければならない。
０ｂｐｓの伝送速度をもつ二線式全二重モデムの■、２
２のスクランブラは、生成多項式１十ｘ−１４＋ｘ−Ｈ
な持ち、スクランブラの停止により生ずる意図しない不
注意なリモートループ２の起動を阻止するためスクラン
ブラ出力に６４個の連続する“１”を検出する回路を具
備し、もし検出したときはスクランブラ入力を反転させ
なければならない。
また、専用電話形回線用手動等化器４８００ｂｐｓモデ
ムのｖ、２７のスクランブラは、生成多項式１＋ｘ”−
’＋ｘ−７を持ち、スクランブラ出力の連続する４ ２
ｂｉｔ以上において例えば３ｂｉｔの繰り返しパターン
を検出したとき、スクランブラの入力を反転させなけれ
ばならない。
ムのｖ、２７のスクランブラは、生成多項式１＋ｘ”−
’＋ｘ−７を持ち、スクランブラ出力の連続する４ ２
ｂｉｔ以上において例えば３ｂｉｔの繰り返しパターン
を検出したとき、スクランブラの入力を反転させなけれ
ばならない。
次に、従来のスクランブラ機能をもつ演算回路について
、■、２２のスクランブラを例にとり第２図を参照して
説明する。
、■、２２のスクランブラを例にとり第２図を参照して
説明する。
第２図において、２１はＡＬＵ、２２は１７ビットのデ
ータが入るシフトレジスタＡ１２３は最下位ビットに所
定のデータが入りそれ以外のビットは０であるようなレ
ジスタＢ、２４はＡＬＵの演算結果のデータが入るレジ
スタＣ１２５はシフトレジスタＡから抽出したｌビット
のデータと入力データの１ビットとを選択する選択回路
、２６はシフトレジスタＡの１４ビット目のデータを抽
出する抽出回路、２７は入力データ、２８は出力、２９
は出力を加算するレジスタＤである。なお、各レジスタ
は１７ビット長である。手順は以下の通りである。
ータが入るシフトレジスタＡ１２３は最下位ビットに所
定のデータが入りそれ以外のビットは０であるようなレ
ジスタＢ、２４はＡＬＵの演算結果のデータが入るレジ
スタＣ１２５はシフトレジスタＡから抽出したｌビット
のデータと入力データの１ビットとを選択する選択回路
、２６はシフトレジスタＡの１４ビット目のデータを抽
出する抽出回路、２７は入力データ、２８は出力、２９
は出力を加算するレジスタＤである。なお、各レジスタ
は１７ビット長である。手順は以下の通りである。
（Ａ−１） シフトレジスタＡの１４ビット目のデー
タを抽出回路によって抽出し、レジスタＢの最下位ビッ
トにいれ、シフトレジスタＡとレジスタＢをＥＸＯＲを
行いレジスタＣに入れる。
タを抽出回路によって抽出し、レジスタＢの最下位ビッ
トにいれ、シフトレジスタＡとレジスタＢをＥＸＯＲを
行いレジスタＣに入れる。
（Ａ−２） １ビットの入力データをレジスタＢの最
下位、ビットにいれ、シフトレジスタＡとレジスタＢを
ＥＸＯＲを行い、その結果をレジスタＣに入れる。
下位、ビットにいれ、シフトレジスタＡとレジスタＢを
ＥＸＯＲを行い、その結果をレジスタＣに入れる。
（Ａ−３） レジスタＣの最下位ビットをシフトレジ
スタＡに入れ、１ビットシフトさせる。
スタＡに入れ、１ビットシフトさせる。
（Ａ−４） レジスタＣの最下位ビットを出力する。
（Ａ−５） 出力が１の時レジスタＤの内容に出力の
値を加算し、０の時レジスタをリセットする。レジスタ
Ｄの値が６４になったら、入力データをＡＬＵによって
反転させ入力する。
値を加算し、０の時レジスタをリセットする。レジスタ
Ｄの値が６４になったら、入力データをＡＬＵによって
反転させ入力する。
以上のように（Ａ−１）〜（Ａ−５）を繰り返し行えば
、スクランブラを実現できる。
、スクランブラを実現できる。
次に、具体例としてシフトレジスタＡの内容がＡ＝ ［
１００１１１０１１０１１１１０１０コとして説明する
。
１００１１１０１１０１１１１０１０コとして説明する
。
（Ａ−１） 、抽出回路によって１４ビット目のデータ
を抽出するので、レジスタＢはＢ＝［００００００００
００００００００１］となり、レジスタＣはＣ＝［１０
０１１１０１１０１１１１０１１コとなる。
を抽出するので、レジスタＢはＢ＝［００００００００
００００００００１］となり、レジスタＣはＣ＝［１０
０１１１０１１０１１１１０１１コとなる。
（Ａ−２） 、入力データパ０”とするとレジスタＢは
Ｂ＝［０Ｏ０００００００００００００００］となり、
レジスタＣはＣ＝［１００１１１０１１０１１１１０１
１］となる。
Ｂ＝［０Ｏ０００００００００００００００］となり、
レジスタＣはＣ＝［１００１１１０１１０１１１１０１
１］となる。
（Ａ−３） 、 レジスタＣの最下位ビットをシフト
レジスタＡに入れてシフトするので、シフトレジスタＡ
は、Ａ＝［１１００１１１０１１０１１１１０１］とな
る。
レジスタＡに入れてシフトするので、シフトレジスタＡ
は、Ａ＝［１１００１１１０１１０１１１１０１］とな
る。
（Ａ−４） 、出力は“１”となる。
（Ａ−５） 、出力が１なのでレジスタＤの内容に出力
の値を加算する。レジスタＤの値が６４であれば、入力
データをＡＬＵによって反転させ入力する。
の値を加算する。レジスタＤの値が６４であれば、入力
データをＡＬＵによって反転させ入力する。
上述した従来の演算回路は、スクランブラが出力を検知
する際にソフトウェアの機能によって処理しているため
、ソフトウェアが複雑になるという欠点をもつ。
する際にソフトウェアの機能によって処理しているため
、ソフトウェアが複雑になるという欠点をもつ。
本発明の演算回路は１．ｎビット （ｎ≧ｌ）のデータ
長を有し最下偉人に１ビットの入力データを入力する第
１のシフトレジスタと、前記第１のシフトレジスタの所
定の１ビットを抽出する抽出回路と、出力データがある
特定の繰り返しパターンとなっているか否かを検知する
検知器と、前記検知器によって前記出力データが繰り返
しパターンと検知された時に入力データを反転する反転
回路と、前記抽出回路によって抽出されたビットと、前
記反転回路から出力された１ビットのデータとのいずれ
かを選択する選択回路と、前記選択回路によって選択さ
れた１ビットのデータを最下位ビットに入れる第２のレ
ジストと、前記第１のシフトレジスタと前記第２のレジ
スタとを入力とする算術論理演算器と、前記算術論理演
算器の結果ＡとレジスタＢのＥＸＯＲを行いレジスタＣ
に入れる。
長を有し最下偉人に１ビットの入力データを入力する第
１のシフトレジスタと、前記第１のシフトレジスタの所
定の１ビットを抽出する抽出回路と、出力データがある
特定の繰り返しパターンとなっているか否かを検知する
検知器と、前記検知器によって前記出力データが繰り返
しパターンと検知された時に入力データを反転する反転
回路と、前記抽出回路によって抽出されたビットと、前
記反転回路から出力された１ビットのデータとのいずれ
かを選択する選択回路と、前記選択回路によって選択さ
れた１ビットのデータを最下位ビットに入れる第２のレ
ジストと、前記第１のシフトレジスタと前記第２のレジ
スタとを入力とする算術論理演算器と、前記算術論理演
算器の結果ＡとレジスタＢのＥＸＯＲを行いレジスタＣ
に入れる。
（Ｃ−２） １ビットの入力データをレジスタＢの最
下位ビットにいれ、レジスタＣとレジスタＢをＥＸＯＲ
を行い、その結果をレジスタＣに入れる。
下位ビットにいれ、レジスタＣとレジスタＢをＥＸＯＲ
を行い、その結果をレジスタＣに入れる。
（Ｃ−３） レジスタＣの最下位ビットをシフトレジ
スタＡに入れる。
スタＡに入れる。
（Ｃ−４） レジスタＣの最下位ビットを出力する。
以上のように（Ｃ−１）〜（Ｃ−４）を繰り返し行えば
、スクランブラを実現できる。出力が４２ビット以上に
おいて出力が９ビットの繰り返しパターンヲ検知したと
き、反転回路は入力を反転するので上述した（Ｃ−１）
〜（Ｃ−４）を繰り返すだけでよい。
、スクランブラを実現できる。出力が４２ビット以上に
おいて出力が９ビットの繰り返しパターンヲ検知したと
き、反転回路は入力を反転するので上述した（Ｃ−１）
〜（Ｃ−４）を繰り返すだけでよい。
次に、具体例としてシフトレジスタＡの内容がＡ＝−［
１０１０１１０］として説明する。
１０１０１１０］として説明する。
（Ｃ−１） 、抽出回路によって６ビット目のデータを
抽出するのでレジスタＢはＢ＝ ［００００００１コと
なり、レジスタｃはｃ＝［１゜１０１１１］とな゛る。
抽出するのでレジスタＢはＢ＝ ［００００００１コと
なり、レジスタｃはｃ＝［１゜１０１１１］とな゛る。
（Ｃ−２） 、入力データを″′０パとすると、シフト
レジスタＢはＢ＝ ［０００００００コで、レジスタＣ
はＣ＝［１０１０１１１コとなる。
レジスタＢはＢ＝ ［０００００００コで、レジスタＣ
はＣ＝［１０１０１１１コとなる。
（Ｃ−３） 、 レジスタＣの最下位ビットが“１′”
であるからシフトレジスタＡはＡ＝［１１０１０１１コ
となる。
であるからシフトレジスタＡはＡ＝［１１０１０１１コ
となる。
（Ｃ−４） 、出力は“１”となる。
出力のパターンが［１１１０００１０１］を検出したら
この列のすぐ後のデータ、例えば“１”ならば反転回路
によってｕ Ｏｕに反転して入力する。
この列のすぐ後のデータ、例えば“１”ならば反転回路
によってｕ Ｏｕに反転して入力する。
以上説明したように、本発明の演算回路は、スクランブ
ラとして用いることにより、従来の演算回路のソフトウ
ェアによる出カバターンの検知する方法よりソフトウェ
アを簡略することができる効果がある。
ラとして用いることにより、従来の演算回路のソフトウ
ェアによる出カバターンの検知する方法よりソフトウェ
アを簡略することができる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の一例を示すブロック図である。 １０１・・・・・・ＡＬＵ、１０２・・・・・・シフト
レジスタＡ、１０３・・・・・・レジスタＥ、１０４・
・・・・・レジスタＣ１１０５・・・・・・選択回路、
１０６・・・・・・１４ビット目抽出回路、１０７・・
・・・・入力データ、１０８・・・・・・出力、１０９
・・・・・・出力データ検知器、１１０・・・・・・反
転回路。
従来の一例を示すブロック図である。 １０１・・・・・・ＡＬＵ、１０２・・・・・・シフト
レジスタＡ、１０３・・・・・・レジスタＥ、１０４・
・・・・・レジスタＣ１１０５・・・・・・選択回路、
１０６・・・・・・１４ビット目抽出回路、１０７・・
・・・・入力データ、１０８・・・・・・出力、１０９
・・・・・・出力データ検知器、１１０・・・・・・反
転回路。
Claims (1)
- ｎビット（ｎ≧１）のデータ長を有し最下位ビットに１
ビットの入力データを入力する第１のシフトレジスタと
、前記第１のシフトレジスタの所定の１ビットを抽出す
る抽出回路と、出力データがある特定の繰り返しパター
ンとなっているか否かを検知する検知器と、前記検知器
によって前記出力データが繰り返しパターンと検知され
た時に入力データを反転する反転回路と、前記抽出回路
によって抽出されたビットと、前記反転回路から出力さ
れた１ビットのデータとのいずれかを選択する選択回路
と、前記選択回路によって選択された１ビットのデータ
を最下位ビットに入れる第２のレジスタと、前記第１の
シフトレジスタと前記第２のレジスタとを入力とする算
術論理演算器と、前記算術論理演算器の結果を格納する
第３のレジスタとを含むことを特徴とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16948289A JPH0333917A (ja) | 1989-06-29 | 1989-06-29 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16948289A JPH0333917A (ja) | 1989-06-29 | 1989-06-29 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0333917A true JPH0333917A (ja) | 1991-02-14 |
Family
ID=15887356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16948289A Pending JPH0333917A (ja) | 1989-06-29 | 1989-06-29 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0333917A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003040910A1 (en) * | 2001-11-05 | 2003-05-15 | Japan Science And Technology Corporation | Random number string output apparatus, random number string output method, program, and information recording medium |
-
1989
- 1989-06-29 JP JP16948289A patent/JPH0333917A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003040910A1 (en) * | 2001-11-05 | 2003-05-15 | Japan Science And Technology Corporation | Random number string output apparatus, random number string output method, program, and information recording medium |
| US7472147B2 (en) | 2001-11-05 | 2008-12-30 | Japan Science And Technology Agency | Random number string output apparatus, random number string output method, program, and information recording medium |
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