JPH0334103B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理装置及び記憶装置を具え、
該記憶装置は保護装置と複数のプログラム・ワー
ドを含むプログラムのうち少なくとも１つのプロ
グラムを格納するメモリとを有し、該メモリはプ
ログラム・ワード及びその各アドレス・ワードを
含む情報ワードを置換するための１つのポートを
有し、前記保護装置は； −前記ポートに接続された第１入力端子を有し、
且つ情報ワードのフラツクスから他のプログラ
ム・ワードをアドレス指定するためのアドレス
部を含むプログラム・ワードを有する所定の群
に属する情報ワードを前記ポートで認識すると
共にこれにより指令信号を発生する認識手段
と、 −前記ポートに接続された第２入力端子と、前記
認識手段に接続されて前記指令信号を受ける第
３入力端子とを有し、且つ前記指令信号の制御
下にてプログラム・ワードの受信により第１修
飾演算を行い、且つ前記記憶装置の第１データ
出力端子に接続される第１修飾手段とを有し、
前記データ処理装置は； −データ信号を受信するため前記第１データ出力
端子に接続されるデータ入力端子と、 −受信したデータ信号の制御下にてセツト自在な
プログラム・カウントと、 −前記記憶装置の第１アドレス入力端子に接続さ
れ前記プログラム・カウンタにより決まるシー
ケンスでアドレス信号を供給する第１アドレス
出力端子とを具えるデータ処理システムに関す
るものである。

かかるデータ処理システムは、1983年１月12日
に公開されたオランダ国特許願第8201847号（特
開昭58−208849）明細書に記憶されている。この
データ処理システムの記憶装置は、無断コピー作
成者による違法コピー行為に対してメモリ内に格
納されたプログラム・ワードを保護するための保
護装置を具えている。

データ処理装置により制御される装置は、プロ
グラム及びソフトウエアと称される他の情報をデ
ータ処理演算の実行のためにプログラム・ワード
の形態で書込んだ例えばROM或いはPROMのよ
うなメモリを具えている。かかるソフトウエアの
設計は時間がかかり且つ高価となる。これがた
め、かかるソフトウエアが無断複製されるのを防
止することは重要である。

所定の群に属する１個の情報ワードがメモリの
ポートで情報ワードのフラツクスに現われる場合
には、これを認識手段により認識し、これにより
指令信号を発生させるようにする。

上記開示されたデータ処理システムにおいて、
前記所定群に属する情報ワードは他のプログラ
ム・ワードへのリンクを有する情報ワードであ
り、この次のプログラム・ワードはプログラムの
実行のために順次プログラム・ステツプの間中に
プログラム・カウンタによりアドレス指定する必
要がある。プログラムが正規に実行されない場
合、即ち例えばプログラムがコピーされる場合、
上記他のプログラム・ワードをアドレス指定でき
なくする。その直後に指令信号を確認し第１修飾
手段を作動させて第１修飾演算を行う。第１修飾
演算は、前記プログラムワードに無関係の不法妨
害ワードによつて前記次のプログラム・ステツプ
の間中にアドレス指定されたプログラム・ワード
を置き換えるようにする。不法妨害ワードは記憶
装置の第１データ出力端子に出力される。その結
果として、コピーしたプログラムは、それがプロ
グラムの実行を妨害する少なくとも１つの不法妨
害ワードを含むため使用できなくなる。

本発明は、第１修飾演算に異なる手段を用いて
いる点で前記開示されたデータ処理システムと容
易に区別できるものである。

本発明のデータ処理システムは、前記指令信号
を発生せしめた前記プログラム・ワードのアドレ
ス部に前記第１修飾演算を実行し、前記保護装置
には、さらに前記第１アドレス入力端子に接続さ
れた第４入力端子と前記ポートに接続された第２
アドレス出力端子とを有し、アドレス信号の受信
により第２修飾演算を実行して前記第１修飾演算
を補償する第２修飾手段を設けるようにしたこと
を特徴とする。

データ処理システムの利点は、プログラムがコ
ピーされたか否かにかかわらずメモリのポートに
情報ワードのフラツクスと、記憶装置及びデータ
処理装置の間のデータ信号及びアドレス信号のフ
ラツクスとの間で常時幾らかの差があることであ
る。通常のプログラムの実行中、即ちプログラム
をデータ処理装置の制御下にて実行すると共に命
令をプログラム・ワードの内容に従つて実行する
場合にはアドレス信号を受信すると、第２修飾手
段によつて第２修飾演算を行なう。第２修飾演算
によつて第１修飾演算を適宜補償して、正しいア
ドレス・ワードをメモリのポートに供給し得るよ
うにする。これがため通常の実行は乱されること
はない。しかしプログラムがコピーされると記憶
装置の第１データ出力端子に出力される変更され
たプログラム・ワードはコピーしたプログラムに
含まれ、コピーしたプログラムを無効として使用
し得なくする。

本発明のデータ処理システムの好適実施例にお
いて前記所定群の各プログラム・ワードは、プロ
グラム・カウンタの等ステツプ段歩を行う命令を
具えるようにしたことを特徴とする。

プログラム・カウンタの等ステツプ段歩を実行
させる命令は、プログラム・カウンタに１単位ス
テツプ以上の増分（或いは減分）を加える命令、
例えばJUMP命令或いはGO−TO命令のような
命令である。これら命令のアドレス部分は、プロ
グラムの通常の実行中にアドレスすべき次のプロ
グラム・ワードのアドレスに関する情報を有す
る。第１修飾演算による前記アドレス部の変更は
コピーしたプログラムを十分に妨害することがで
きる。

本発明のデータ処理システムの別の好適実施例
において、前記所定群のプログラム・ワードはオ
プコード（オペレーシヨナルコード）を具え、前
記認識手段はプログラム・ワードのオプコード部
を解読するためオプコード・デコーダを具えるよ
うにしたことを特徴とする。

本発明のデータ処理システムの他の好適例にお
いて、前記認識手段は、前記所定群に属するアド
レス・ワードを解読するためのアドレス・デコー
ダを具えるようにしたことを特徴とする。かよう
にして識別装置の簡単な履行を行なうことができ
る。

前記第１及び第２修飾演算は、数学的演算を適
用するのが好適である。従来、プログラム・ワー
ドのアドレス部は多数のバイナリ・ビツトから構
成される。これがため数学的演算を容易に前記修
飾演算に適用できる。

前記第１修飾手段は前記アドレス部にある値を
加算するための加算器を具え、前記第２修飾手段
は前記アドレス信号から前記の値を減算するため
の減算回路を具えるようにするのが良好である。
これがため第１及び第２修飾演算を容易且つ迅速
に行うことができる。

また、前記第１修飾手段は、前記値を発生する
ための乱数発生器を具え、乱数発生器には前記値
を供給するための前記第２修飾手段に接続された
出力端子を設けるようにするのが良好である。乱
数発生器により前記値を発生すると、無断複製者
が、アドレス部にどの値が加えられたかを知るの
は極めて困難となる。その理由は、発生する値が
毎回異なるからである。

図面につき本発明の実施例を詳述に説明する。
図は本発明によるデータ処理システムの好適実施
例の概略ブロツク図である。

図示したデータ処理システムは、記憶装置１０
及びデータ処理装置１４（例えばマイクロプロセ
ツサ）を具える。記憶装置はメモリ１２（例えば
ROM或いはPROM）及び保護装置２４を具え
る。アドレス・バス１１及びデータ・バス１３に
よりデータ処理装置及記憶装置を相互に接続す
る。内部バス２３によりメモリ及び保護装置を相
互に接続する。保護装置は内部バスに接続さえた
第１入力端子を有する認識手段１６を具える。又
保護装置は内部バス２３に接続された第２入力端
子及びデータバス１３に接続された第１データ出
力端子を有する第１修飾手段１７とアドレス・バ
ス１１に接続されたアドレス入力端子及び内部バ
ス２３に接続されたアドレス出力端子を有する第
２修飾手段１５とを具える。

メモリ１２は、データ処理装置により実行され
得るプログラムのうち少なくとも１個のプログラ
ムを記憶するために使用する。プログラムは複数
のプログラム・ワードを具える。各プログラム・
ワードは一般に多くのバイナリ・ビツトで構成さ
れる。各プログラム・ワードを夫々のアドレスを
有する記憶場所に格納する。アドレス・ワードに
属する各プログラム・ワードを取り出すためにメ
モリのポートを内部バスに接続してメモリにアド
レス・ワードを供給する。

名称から明らかなように保護装置２４は、プロ
グラム・ワードを保護するために用い、特に違法
複製に対する保護に用いる。これがため保護装置
によつて、メモリの端子に出力される多数のプロ
グラム・ワードに対して修飾演算を行い得るよう
にする。

保護装置に対して、幾つかの実行が可能であ
る。保護装置の好適な例についてデータ処理シス
テムの動作を以下に説明する。この保護装置の好
適例において、認識手段１６は、ジヤンプ命令デ
コーダ１８及び乱数発生器１９を具える。第１修
飾手段１７は加算器２５を具え、第２修飾手段１
５は減算回路２６を具える。乱数発生器の出力端
子をライン２０を経て加算器２５の入力端子及び
減算回路の入力端子に接続する。

メモリに記憶されたプログラム・ワードの中に
はプログラム・カウンタを等ステツプで増減する
（egual−step progression）既知のジヤンプ命令
が存在する。これらジヤンプ命令は、その特性オ
プコード（オペレーシヨナルコード）部分により
識別することができる。オプコード・デコーダで
あるジヤンプ命令デコーダ１８によつて、メモリ
のポートに出力され且つ内部バス２３に供給され
るプログラム・ワードの中のオプコード部分を解
読する。ジヤンプ命令を解読すると、ジヤンプ命
令デコーダによつて指令信号を発生し、この信号
をライン２１を経て乱数発生器１９に供給し、且
つ加算器２５及び減算回路２６にも同時に供給す
る。従つて乱数発生器１９は乱数を発生し、この
乱数をライン２０を経て加算器及び減算回路に供
給する。内部バス２３に接続されている加算器に
はジヤンプ命令を含むプログラム・ワードをも供
給する。指令信号の制御下にて加算器は乱数を前
記ジヤンプ命令のアドレス部（飛び越し先のアド
レスを表示する）に加算し、擬似ジヤンプアドレ
スを発生する。

これがため擬似ジヤンプアドレスを有する変更
プログラム・ワードがデータ・バス１３を経てデ
ータ処理装置１４に伝送される。従つてプログラ
ム・カウンタはこの擬似ジヤンプアドレスのプロ
グラム・ワードを表示するようになる。データ処
理装置１４がアドレス・バス１１を経て記憶装置
１０をアドレス指定して擬似ジヤンプアドレスの
プログラム・ワードを得る場合には、このアドレ
スを第２修飾手段の減算回路２６に転送する。擬
似ジヤンプアドレスを受け取つた後減算回路は擬
似ジヤンプアドレスから乱数を減算し、かくして
得た本来のアドレスをメモリに伝送する。従つ
て、データ処理装置はジヤンプ命令を正しく実行
することができる。

メモリ１２から出力されたジヤンプ命令でない
次のプログラム・ワードの各々は変更されること
なく加算器２５を経てデータ・バス１３に転送さ
れる。しかし、データ処理装置のプログラム・カ
ウンタは擬似ジヤンプアドレスに向けて順次ステ
ツプしていくため、第２修飾手段１５は乱数を保
持して、メモリに伝送される前にデータ処理装置
によりアドレス・バスの各アドレスから減算を行
う。

この動作は、メモリ１２のポートに他のジヤン
プ命令が現われるまで継続する。次に上記他のジ
ヤンプ命令が発生すると、ジヤンプ命令デコーダ
１８により再び乱数発生器１９を作動させて加算
器２５及び減算回路２６に他の乱数を供給する。
加算器２５は、上述した所と同様にデータ・バス
１３に擬似ジヤンプアドレスを供給する。第２修
飾手段１５は、その古い乱数を新しい乱数に置換
して、データ処理装置により擬似ジヤンプアドレ
スを記憶装置１０に伝送する際に、メモリ１２を
適切にアドレス指定し得るようにする。このよう
にして、メモリ１２の記憶場所に任意に格納され
たジヤンプ命令の形態の所定群の情報ワードによ
つて、第１修飾手段１７を作動させてこれら擬似
ジヤンプアドレスをデータバス１３に伝送する前
に変化し得るようにする。

次にメモリ１２に格納されたプログラム・ワー
ドがコピーされるものとする。この場合データバ
ス１３に供給された擬似ジヤンプアドレスがコピ
ー・プログラムに含まれ、従つてこのコピーされ
たプログラムは無効となる。その理由はコピーさ
れたプログラムを実行する際プログラムの誤つた
場所がアドレス指定されるからである。さらに、
コピー作成者が擬似ジヤンプアドレスを出力した
後記憶装置をアドレス指定する場合には、供給さ
れたアドレスを第２修飾手段により変更する。従
つて、コピー作成者はどの記憶場所をアドレス指
定したかを知ることはない。従つて、コピーした
プログラムは完全に無効となる。

本発明の一例では、メモリから伝送された各ジ
ヤンプ命令によつて１ビツト記憶素子に２進値１
を保持している。メモリのその他の全ての記憶場
所において、このビツト位置は２進値０を保持す
るようにしている。この例においては、ジヤンプ
命令デコーダは、前記ビツト記憶位置の２進値１
に応答して、前述したように指令信号を発生する
回路形態を採つている。

また他の回路形態においては、全ジヤンプ命令
をメモリの特定の区域に位置させ、且つ認識手段
１６には上記特定の区域の記憶場所のアドレスに
応答すると共に乱数発生器１９を前述したように
動作させる比較器を設ける。この場合には比較器
を例えば記憶素子に接続し、この記憶素子に前記
アドレスを識別情報として格納して比較を行い得
るようにする。全てのジヤンプ命令をメモリ１２
の特定区域に位置させる際に、認識手段は例えば
特定区域のアドレスを解読するアドレスデコーダ
を具えるようにする。また他の種々の既知の認識
手段も本発明のための認識手段として用いること
ができる。

また認識手段を、ジヤンプ命令だけでなく、例
えばGO−TO命令のような他の命令或いはプロ
グラム・カウンタを等ステツプ段歩させる任意の
他の命令によつて作動させることもできる。

また、種々の手段が第１及び第２修飾手段に対
して可能となり、これら手段に、例えばインバー
タを具えジヤンプ命令のアドレス部内の複数のビ
ツト位置のうちの１ビツト位置を反転させるよう
にすることができる。この場合には乱数発生器を
当然省略できる。

他の例においては、第１修飾手段は、例えば、
ジヤンプ命令のアドレス部によつてアドレス指定
されると共にジヤンプ命令に対し置換アドレスを
有する第１アドレス表を具えるようにする。従つ
て第２修飾手段には、元のアドレス部を再生する
ための第２アドレス表を具えることは勿論であ
る。

上述の本発明は上述した例に限定されるもので
はなく、種々の変更を加えることができる。

【図面の簡単な説明】

図は本発明データ処理システムの好適例を示す
略ブロツク図である。 １０……記憶装置、１１……アドレス・バス、
１２……メモリ、１３……データ・バス、１４…
…データ処理装置、１５……第２修飾手段、１６
……認識手段、１７……第１修飾手段、１８……
ジヤンプ命令デコーダ、１９……乱数発生器、２
０，２１……ライン、２３……内部バス、２４…
…保護装置、２５……加算器、２６……減算回
路。

Claims (1)

1. 【特許請求の範囲】 １ データ処理装置及び記憶装置を具え、該記憶
   装置は保護装置と複数のプログラム・ワードを含
   むプログラムのうち少なくとも１つのプログラム
   を格納するメモリとを有し、該メモリはプログラ
   ム・ワード及びその各アドレス・ワードを含む情
   報ワードを置換するための１つのポートを有し、
   前記保護装置は； −前記ポートに接続された第１入力端子を有し、
   且つ情報ワードのフラツクスから他のプログラ
   ム・ワードをアドレス指定するためのアドレス
   部を含むプログラム・ワードを有する所定の群
   に属する情報ワードを前記ポートで認識すると
   共にこれにより指令信号を発生する認識手段
   と、 −前記ポートに接続された第２入力端子と、前記
   認識手段に接続されて前記指令信号を受ける第
   ３入力端子とを有し、且つ前記指令信号の制御
   下にてプログラム・ワードの受信により第１修
   飾演算を行い、且つ前記記憶装置の第１データ
   出力端子に接続される第１修飾手段とを有し、
   前記データ処理装置は； −データ信号を受信するため前記第１データ出力
   端子に接続されるデータ入力端子と、 −受信したデータ信号の制御下にてセツト自在な
   プログラム・カウンタと、 −前記記憶装置の第１アドレス入力端子に接続さ
   れ前記プログラム・カウンタにより決まるシー
   ケンスでアドレス信号を供給する第１アドレス
   出力端子とを具えるデータ処理システムにおい
   て、前記指令信号を発生せしめた前記プログラ
   ム・ワードのアドレス部に前記第１修飾演算を
   実行し、前記保護装置には、さらに前記第１ア
   ドレス入力端子に接続された第４入力端子と前
   記ポートに接続された第２アドレス出力端子と
   を有し、アドレス信号の受信により第２修飾演
   算を実行して前記第１修飾演算を補償する第２
   修飾手段を設けるようにしたことを特徴とする
   データ処理システム。 ２ 前記所定群の各プログラム・ワードは、プロ
   グラム・カウンタの等ステツプ段歩を行う命令を
   具えるようにしたことを特徴とする特許請求の範
   囲第１項記載のデータ処理システム。 ３ 前記所定群のプログラム・ワードはオプコー
   ド（オペレーシヨナルコード）を具え、前記認識
   手段はプログラム・ワードのオプコード部を解読
   するためのオプコード・デコーダを具えるように
   したことを特徴とする特許請求の範囲第１項又は
   第２項記載のデータ処理システム。 ４ 前記認識手段は、前記所定群に属するアドレ
   ス・ワードを解読するためのアドレス・デコーダ
   を具えるようにしたことを特徴とする特許請求の
   範囲第１項又は第２項記載のデータ処理システ
   ム。 ５ 前記認識手段は、前記所定群の各情報ワード
   に対して識別情報を格納するための記憶素子と、
   前記記憶素子に接続された第１比較器入力端子及
   び前記第１入力端子に接続された第２比較器入力
   端子を有し、供給された情報ワード及び識別情報
   を比較することにより前記認識を達成する比較器
   とを具え、前記識別情報と前記情報ワードとの一
   致により指令信号を発生するようにしたことを特
   徴とする特許請求の範囲第１項または第２項に記
   載のデータ処理システム。 ６ 前記所定群の各プログラム・ワードはジヤン
   プ命令とジヤンプ先を示すプログラム・ワードの
   アドレス・ワードとを具えるようにしたことを特
   徴とする特許請求の範囲第２項乃至第５項の何れ
   かに記載のデータ処理システム。 ７ 前記識別情報はプログラム・ワードの内容の
   少なくとも１部分を具えるようにしたことを特徴
   とする特許請求の範囲第５項記載のデータ処理シ
   ステム。 ８ 前記識別情報は、アドレス・ワードの内容の
   少なくとも１部分を具えるようにしたことを特徴
   とする特許請求の範囲第５項記載のデータ処理シ
   ステム。 ９ 前記第１及び第２修飾演算は、数学的演算を
   適用するようにしたことを特徴とする第１項乃至
   第８項の何れかに記載のデータ処理システム。 １０ 前記第１修飾手段は前記アドレス部にある
   値を加算するための加算器を具え、前記第２修飾
   手段は前記アドレス信号から前記の値を減算する
   ための減算回路を具えるようにしたことを特徴と
   する特許請求の範囲第９項記載のデータ処理シス
   テム。 １１ 前記第１修飾手段は、前記値を発生するた
   めの乱数発生器を具え、乱数発生器には前記値を
   供給するための前記第２修飾手段に接続された出
   力端子を設けるようにしたことを特徴とする特許
   請求の範囲第１０項記載のデータ処理システム。 １２ 前記記憶装置にはメモリ及び保護装置を具
   えるようにしたことを特徴とする特許請求の範囲
   第１項乃至第１１項の何れかに記載のデータ処理
   システムに利用する記憶装置。 １３ 特許請求の範囲第１項乃至第１１項の何れ
   かに記載のデータ処理システムに使用される保護
   手段。 １４ 前記記憶装置を集積回路技術を用いて構成
   し、メモリ及び保護装置を同一チツプ表面上に集
   積化するようにしたことを特徴とする特許請求の
   範囲第１２項記載の記憶装置。 １５ 特許請求の範囲第１２項または第１４項記
   載の記憶装置を具えることを特徴とするビデオ・
   ゲーム・モジユール。