JPH0334155B2 - - Google Patents

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ジヨゼフソン記憶回路を構成する際
に必要となる単位の記憶回路、即ち記憶セルに関
し、殊に二線一致による選択が可能なジヨゼフソ
ン記憶セルの構成上の改良に関する。

〈従来の技術〉 ジヨゼフソン記憶回路においても、既存の半導
体記憶回路と同様に、単位の記憶セルを複数個、
Ｘ−Ｙマトリツクス状に組むことにより、Ｙ線乃
至ワード線と、Ｘ線乃至ビツト線とによる二線一
致方式で択一的に一つの記憶セルを指定すること
ができ、当該指定した記憶セルに対して選択的に
書込み、読出しを為し得るものとすることが望ま
しい。

こうした要請に応える従来のジヨゼフソン記憶
セルとしては、超伝導閉ループにインダクタンス
部分を形成して成るものがあり、該閉ループ内に
磁束量子を蓄えるか否かにより、選択的に情報内
容の“１”，“０”を表していた。

〈発明が解決しようとする問題点〉 上記のような従来のジヨゼフソン記憶セルで
は、当該セル内に或る一定値以上の大きさのイン
ダクタンスを必要とする。

従つて、記憶セル自体の寸法にその点で制限が
生じ、例え製造上はより一層の小型化乃至微細化
を図れる技術があつても、或る程度の所までしか
セル寸法乃至占有面積を小さくすることができな
い。

これは決して望ましいことではない。この種の
ジヨゼフソン記憶回路は、将来の情報処理技術に
おける記憶回路として主役の一つとなることが予
想され、また、その集積度も極めて大きなものが
要求されるであろうこと、想像に難くないからで
ある。

また、信号の授受経路中にインダクタンスが存
在するということも、動作機能上の観点に立つと
望ましくない。信号の伝搬時間に遅れを生ずる因
となり、情報処理の高速化の障害となるからであ
る。

本発明はこうした従来の実情に鑑み、物理的、
寸法的に、また機能的にも望ましくないインダク
タンスを用いることなく、二線一致による選択が
可能なジヨゼフソン記憶セルの提供を主目的と
し、原理的には製造技術の許す限り、極めて微細
に形成し得、且つまた高速動作が期待できるジヨ
ゼフソン記憶セルを提供せんとするものである。

〈問題点を解決するための手段〉 本発明においては、上記目的を達成するため、 一端が共通基準電位に接続されたジヨゼフソン
接合と； 該ジヨゼフソン接合の他端に各一端が接続され
た二つの抵抗と；から成り、 該二つの抵抗の中、一方の抵抗の他端はワード
線に、他方の抵抗の他端はビツト線に、各接続し
た成ることを特徴とするジヨゼフソン記憶セルを
提供する。

〈作用〉 上記のように構成された本発明のジヨゼフソン
記憶セルでは、各抵抗の値を適切に設定し、ワー
ド線、ビツト線の各電位を適切に制御することに
より、二線一致による論理“１”乃至論理“０”
の各書込みや読出しが可能となる。

例えば、ワード線、ビツト線の各電位が、定常
状態下における第一の電位から、共に第二の電位
に変更された場合には、ジヨゼフソン接合が電圧
状態に遷移して一方の論理値、例えば論理“１”
に対応する状態が生じ、ジヨゼフソン接合のラツ
チング機能により、その後、上記第二の電位が上
記第一の電位に戻されても、当該電圧状態が維持
されるようにし、同様にワード線、ビツト線電位
が共に第三の電位に変更された場合には、ジヨゼ
フソン接合が零電圧状態に保たれるか、または零
電圧状態になるようにし、これを他方の論理値、
例えば論理“０”に対応させ、その後にワード
線、ビツト線電位が夫々上記第一の電位に戻され
ても、その内容が変更されないような関係を作る
ことができる。

上記において、第一、第二、第三の各電位は、
夫々、ワード線とビツト線とで異なつていても良
いが、一般には同じ電圧とすることが設計上も簡
単である。同様に、第一、第二の抵抗の抵抗値
も、原理的には上記動作を満たす限り、互いに異
なつていても良いものの、同じとした方がより実
際的である。

また一般に、絶対値においては、定常状態にお
ける第一電位に対し、論理“１”の書込み時に要
する第二電位は高く、論理“０”の書込み乃至記
憶論理値の消去に用いる第三電位は低いものとな
り、特に、第三電位は一般に零とされる。

記憶情報の読出しに関しても、例えばビツト線
電位を当該ビツト線から切離すことによりＸ選択
をし、その後、Ｙ選択として対応するワード線に
第一電位から第二電位に変えた電圧を与えれば、
当該Ｘ−Ｙ選択された記憶セルが論理“１”を記
憶しているか、論理“０”を記憶しているかによ
り、異なつた大きさの電流を対応するビツト線上
に得ることができる。従つて、この電流値に化体
しての記憶論理情報の読出しは、適当なる検出回
路で為すことができ、また、当該記憶セルの記憶
内容に対し、非破壊的に行うことができる。

＜実施例＞ 第１図は本発明のジヨゼフソン記憶セルの基本
的実施例の等価回路を示している。

本発明記憶セルは等価回路的には単一のジヨゼ
フソン接合で表されるジヨゼフソン接合１と、二
本の抵抗２，３を有している。

ジヨゼフソン接合１の一端は共通の基準電位、
一般に接地電位に接続され、二本の抵抗２，３の
各一端はジヨゼフソン接合１の他端に接続されて
いる。

一方乃至第一の抵抗２の他端はワード線４に、
他方乃至第二の抵抗３の他端はビツト線５に接続
され、ワード線４、ビツト線５には、後述のよう
に適当なる電位Vw，Vbを各対応する線に与え
ることのできる電圧源、望ましくは定電圧源６，
７が接続されている。

単位としてのジヨゼフソン接合１の静特性は、
既に知られているように、第２図中に示した履歴
経路ａ，ｂ，ｃ，ｄを辿るものとなる。

即ち、当該ジヨゼフソン接合１中に流れる電流
が臨界電流値Ioを越えるまでは、電流軸Ijに沿つ
た経路ａで示すように、接合両端には有意の電圧
が現れず、零電圧状態を保つが、臨界電流値Ioを
越えると、経路ｂで示すように、接合を形成する
材料の如何により決定されるギヤツプ電圧Vgを
発生する点Pgに移る。

一旦、接合がこうした電圧状態に遷移すると、
その後、供給電流を臨界電流値Io以下に減らして
も、経路ｃで示すように電圧状態が保たれるラツ
チング動作が生起し、更に供給電流を減らして始
めて、ニー点Pkから零電圧状態に向かう経路ｄ
が生ずる。但し、当該経路ｄ上では、未だ電圧状
態を保つている。

このような静特性に対して、本発明におけるよ
うに、夫々電圧Vw，Vbを生ずる定電圧源６，
７との間に各直列に抵抗２，３を付した場合に
は、当該抵抗２，３は負荷抵抗となり、第２図中
の静特性上において負荷線Loを引くことができ
る。

簡単のため、両抵抗２，３共、同じ値Ｒである
とすると、その負荷線Loの傾きは−Ｒ／２とな
り、電流軸Ij上の切片Piは（Vw＋Vb）／Ｒ，電
圧軸Vjとの交点Pvは（Vw＋Vb）／２となる。

そのため、この記憶セル中のジヨゼフソン接合
１は、この負荷線Loと上記静特性との二つの交
点P1，P2を各安定点として、いづれか一方の状
態をのみ、選択的に取るように動作する。尚、一
方の交点P1は電流軸切片Piである。

第２図示の場合、当該負荷線Loは、その電流
軸切片Pi乃至第一交点Plが、接合の臨界電流値Io
よりも低いものとして示されている。

が、これを逆に考えれば、当該第２図は、ワー
ド線４及びビツト線５に各接続する定電圧源６，
７の各電圧値Vw，Vbを適当に定めることによ
り、電流軸切片Piが臨界電流値Ioを越える負荷線
も引けることを示唆している。

そしてまた、特殊な場合の一つとして、定電圧
源６，７の電圧値Vw，Vbを共に零乃至略ゞ零
とすれば、接合の安定点は零電圧状態である原点
Ｏのみとなることも分かる。

こうした知見により、第１図に示した本発明に
よるジヨゼフソン記憶セルは、二線一致による選
択、及び選択した記憶セルに対する書込み、読出
しを可能とし得るのである。

第２図に示される負荷線Loに示されるように、
定常状態として、電流軸切片Pj、即ち一方の交点
P1が、用いたジヨゼフソン接合の臨界電流値Io
には至らない負荷線が引けるように、両定電圧電
源６，７の電圧値Vw，Vbを設定する。この場
合、設計的に簡単にするには、両抵抗の値を共に
Ｒとして同じにしたと同様、双方の電圧値を共に
同じ値V1とすることである。

そうした場合、第１図示のジヨゼフソン記憶セ
ルにおける定常状態の負荷線Loは、本記憶セル
の動作を説明するための第３図に書き換え直して
示す負荷線Loのようになる。

つまり、電流軸切片に対応する第一交点P1の
値が２・V1／Ｒ，電圧軸切片の値がV1で、傾き
−Ｒ／２の負荷線Loを引くことができる。

しかして、当該定常状態を規定する負荷線Lo
を引くため、電圧値Ｖ１を設定するに際しては、
例えばその二倍の電圧値２・Ｖ１を各定電圧源
６，７から対応するワード線４、ビツト線５に印
加した時には、そのときの負荷線L1の電流軸切
片Ｐ３が、用いたジヨゼフソン接合の臨界電流値
Ioを越えるという条件と、ワード線用またはビツ
ト線用の一方の定電圧源の電位のみが２・Ｖ１に
なり、他方はＶ１のままである場合には、仮想線
の負荷線Ｌ２で示すように、まだその電流軸切片
Ｐ５は臨界電流値Ioを越えないという条件を共に
満足するように図る。

このように設定した電圧値関係では、次のよう
にして、二線一致により選択した記憶セルへの論
理値情報の書込み乃至書換えが行なえる。

ここで、ジヨゼフソン接合１が、上記負荷線
Loに従う定常状態下において、交点Ｐ１で示さ
れる零電圧状態にあれば、本ジヨゼフソン記憶セ
ル中に論理情報“０”が記憶されているものと
し、接合１が交点Ｐ２で示される電圧状態にあれ
ば、本記憶セル中に論理情報“１”が記憶されて
いるものと約束すると、まず、本セル中に論理
“１”を書込む、乃至論理“１”に書換えるには、
例えばワード線４、ビツト線５に各接続している
定電圧源６，７の電圧値を、それまでのＶ１から
共に２・Ｖ１にする。

すると、このときの負荷線は、それまでの定常
状態下における負荷線Loから、先に述べたよう
に、用いたジヨゼフソン接合１の臨界電流値Ioよ
りもその電流軸切片Ｐ３の方が大きな負荷線Ｌ１
に変わる。

そのため、当該ジヨゼフソン接合１は電圧状態
に遷移し、その電気的な状態は当該負荷線Ｌ１と
静特性との交点である第二の安定点Ｐ４に移る。

このようにして書込み乃至書換えを終了した
後、ワード線、ビツト線の各電位を再び定常状態
下における電位Ｖ１に戻すと、上記交点Ｐ４で表
されていた電圧状態は、静特性上の経路に沿つて
定常状態下における負荷線Loと静特性との交点
Ｐ２に移るが、この点Ｐ２も電圧状態であること
に変わりはなく、従つて論理“１”情報が本ジヨ
ゼフソン記憶セル内に記憶されたことになる。

この書込み乃至書換え動作に関しては、一般に
言う半選択状態というものも考えなければならな
い。即ち、一方の線のみが書込み電位２・Ｖ１に
なつている状態である。

仮に、この半選択状態下でも、論理“０”にあ
つた記憶セルに論理“１”が書込まれてしまつた
り、逆に論理“１”を記憶していた記憶セルが論
理“０”に変更されてしまうようでは、二線一致
選択方式は満足されない。換言すれば、二線一致
選択方式では、単一のワード線と単一のビツト線
とを指定して始めて、両者の交点にある単一のジ
ヨゼフソン記憶セルのみをアドレスしなければな
らない。

しかし、本発明のジヨゼフソン記憶セルでは、
既述したように、定常状態下における定電圧源の
電圧値Ｖ１を適当に選択することにより、いずれ
か一方のみが２・Ｖ１になつたという条件だけで
は、第３図に示されるように、そのときの負荷線
Ｌ２の電流軸切片Ｐ５が臨界電流値Ioを越えない
ように設計することができる。

従つて、論理“０”を記憶していた記憶セルが
半選択により論理“１”に変わつてしまうことも
ないし、また、論理“１”にあつた記憶セルも、
半選択状態下では、定常状態下における安定点Ｐ
２から仮想線の負荷線Ｌ２上の電圧状態における
安定点Ｐ６に移るだけであるので、同様にその記
憶内容は変わらない。

次に論理“０”を書込む場合乃至論理“０”に
書き換える場合に就き説明する。

このときは、ワード線、ビツト線に各接続した
両定電圧源６，７の電圧値Vw，Vbをを、共に
定常状態下における電圧値Ｖ１から略ゞ零にまで
落とし込む。この電圧値0vは第三の電位と考え
ることができるが、このようにすると、そのとき
の負荷線は第３図の電流Ij−電圧Vj特性上におい
て原点Ｏにのみ、集約する。

従つて、定常状態下にあつて本ジヨゼフソン記
憶セルが“１”を記憶していても“０”を記憶し
ていても、それには拘らず、当該記憶セルのジヨ
ゼフソン接合は零電圧状態のみが安定となる。

従つてその後、両定電圧源６，７を共に定常状
態下の電圧値Ｖ１に戻しても、原点Ｏから静特性
上の電流軸Ijに沿う偏位しか生じないので、当該
ジヨゼフソン記憶セル中のジヨゼフソン接合１に
は、論理“０”が書込まれた状態が保持される。

また、このときの半選択状態に就いても、何等
心配する必要はない。例えば一方の定電圧源６ま
たは７の電圧値のみがOvになつても、そのとき
の負荷線は第３図において符号Ｌ３で示される仮
想線の負荷線となり、定常状態における負荷線
Lo上にて電流軸切片Ｐ１で示されるように論理
“０”を保持していた場合には、その点が負荷線
Ｌ３と電流軸Ijとの交点Ｐ７に変わるだけで、論
理“０”が保持されることに変わりなないし、負
荷線Lo上にて交点Ｐ２で示される論理“１”の
記憶状態にあつた場合にも、負荷線Ｌ３上の交点
Ｐ８に一時的に移るだけで、論理“１”が保持さ
れ続けることに変わりはない。

このように、本ジヨゼフソン記憶セルでは、簡
単な設計方策を採るだけで、二線一致による記憶
セルの選択書込みが可能なことが分かる。

次に読出し方法の一例に就き述べる。

第４図は、ジヨゼフソン接合１が論理“１”状
態、即ち電圧状態にあるか、論理“０”状態、即
ち零電圧状態にあるかを、最終的には出力端子１
８上に電圧の変化として取出すためのセンサ部１
０の構成例を示している。

ビツト線５はセンサ部１０中の超伝導トランス
１３の一次巻線１２に接続されるが、そのライン
中には一種のアナログ・スイツチとして利用した
ジヨゼフソン・スイツチング素子１１が介在して
いる。

これは、既述の定常状態下及び書込みモード下
において線路を開き、読出しセンサ部の影響を及
ぼさないようにするためのものであつて、図示の
場合は当該定常状態下及び書込みモード下におい
て電圧状態に遷移する単体型のジヨゼフソン接合
として示してあるが、これに限ることはなく、外
部からの制御が可能なSUQID型の素子その他で
も良い。

超伝導トランス１３の等価インダクタンス分
と、これに直列になつた抵抗１４とは高域通過型
のLCフイルタを構成し、これらと並列になつた
検出用のジヨゼフソン素子１７には、バイアス電
源１６から抵抗１５を介し、読出し動作に同期し
てバイアス電流が印加されるようになつており、
当該バイアス電流が供給されているときには、超
伝導トランス側からの微小な電流入力パルスで電
圧状態に遷移し得る状態下に置かれる。

読出し動作は、まず、ビツト線用定電圧源７
を、模式的にスイツチ１９で示すようにビツト線
５から切離すことによつて始まる。この動作がＸ
選択に相当する。

このとき、当該ビツト線５とセンサ部１０との
間に介在するスイツチ１１は閉ざされ、従つて当
該ビツト線５に接続された複数のジヨゼフソン接
合１…（図示の場合は簡単のため、一個のみしか
示していない）の中、電圧状態に遷移しているも
の、即ち論理“１”を記憶しているものに対応す
るワード線用定電圧源６からのみ、電流が超伝導
トランス１３の一次巻線１２に流れ込む。

しかしこの時点では、次の読出し信号とはタイ
ミングが異なるので、出力端子１８の状態は監視
されないか、或いはまたバイアス電源からのバイ
アス電流が与えられず、いづれにしても有意の読
出し結果は出力されることがない。

こうした状態下において、一本のワード線を選
択することにより一つの記憶セルを選択し、その
ワード線の電圧値のみを２・Ｖ１にすると、選択
された記憶セルが零電圧状態ならば、当該電圧の
変化分に相当する変化は読出しセンサ１０に関し
て何の変化をも生じさせないので、出力端子１８
には電圧値に関して略ゞ接地電位の論理“０”の
読出し結果が得られるが、選択した記憶セルが電
圧状態にあつて論理“１”を記憶していた場合に
は、選択したワード線の電圧値のみを２・Ｖ１に
したことの電流値変化分が超伝導トランス１３か
ら高域通過型フイルタを介して電流パルスとして
検出され、ジヨゼフソン接合１７のバイアス電流
に重畳してこれを電圧状態にスイツチさせ、もつ
て出力端子１８に有意電圧値を表すことになる。

このように、本発明のジヨゼフソン記憶セルに
よれば、読出しも二線一致方式によつて可能なこ
とが分かるが、尚また、当該読出しを非破壊的に
行ない得ることも望ましい利点の一つである。

勿論、選択された記憶セルの記憶内容に応じて
出力される電流値の違いを、当業者であれば公知
既存のジヨゼフソン回路技術をして他の手法によ
り検出するように変更することもでき、図示の場
合はその意味でも単なる一例を示すに過ぎない。

〈発明の効果〉 以上詳記のように、本発明によれば、等価的に
一つのジヨゼフソン接合と、二つの抵抗のみで足
りる極めて簡単、且つ小型な構成により、二線一
致による選択が可能なジヨゼフソン記憶セルを提
供することができ、ジヨゼフソン集積回路におけ
る将来的な集積度の向上や信号処理速度の向上に
大いに貢献し得るものとなる。

【図面の簡単な説明】

第１図は本発明のジヨゼフソン記憶セルの基本
的実施例の等価回路的な概略構成図、第２図は本
発明のジヨゼフソン記憶セルに用いるジヨゼフソ
ン接合の動作説明図、第３図は本発明実施例にお
ける書込み動作の説明図、第４図は本発明実施例
における読出し動作のための読出しセンサ部の一
構成例の概略構成図、である。 図中、１はジヨゼフソン接合、２，３は抵抗、
４はワード線、５はビツト線、６はワード線用電
圧源、７はビツト線用電圧源、１０は読出しセン
サ部、１１はジヨゼフソン・スイツチング素子、
１３は超伝導トランス、１４は高域通過フイルタ
構成用の抵抗、１６はバイアス電源、１７はジヨ
ゼフソン素子、１８は出力端子、である。

Claims (1)

1. 【特許請求の範囲】 １ 一端が共通基準電位に接続されたジヨゼフソ
   ン接合と； 該ジヨゼフソン接合の他端に各一端が接続され
   た二つの抵抗と；から成り、 該二つの抵抗の中、一方の抵抗の他端はワード
   線に、他方の抵抗の他端はビツト線に、各接続し
   て成ることを特徴とするジヨゼフソン記憶セル。