JPS5829198A - ジヨセフソン・メモリ回路 - Google Patents
ジヨセフソン・メモリ回路Info
- Publication number
- JPS5829198A JPS5829198A JP56126983A JP12698381A JPS5829198A JP S5829198 A JPS5829198 A JP S5829198A JP 56126983 A JP56126983 A JP 56126983A JP 12698381 A JP12698381 A JP 12698381A JP S5829198 A JPS5829198 A JP S5829198A
- Authority
- JP
- Japan
- Prior art keywords
- current
- josephson
- josephson junctions
- closed loop
- gate
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/44—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
コノ発明は、超電導現象のひとつであるジョセフソン効
果を用いた計算機用素子からなるジョセフソン・メモリ
回―に関するものである。
果を用いた計算機用素子からなるジョセフソン・メモリ
回―に関するものである。
従来、この種の回路には超電導体からなる閉ループ内に
、書込み用のゲートを１つまたは２つ、読出り用のゲー
トを１つ含むものがあり、そのゲートとしてはスクイド
（ＳＱＵＩＤ）と呼ばれる２つまたは３つのジョセフソ
ン接合と、インダクタンス噛ループからなる量子干渉型
ゲートか、単一の縦長のジョセフソン接合からなるゲー
トを用いるものがあった。
、書込み用のゲートを１つまたは２つ、読出り用のゲー
トを１つ含むものがあり、そのゲートとしてはスクイド
（ＳＱＵＩＤ）と呼ばれる２つまたは３つのジョセフソ
ン接合と、インダクタンス噛ループからなる量子干渉型
ゲートか、単一の縦長のジョセフソン接合からなるゲー
トを用いるものがあった。
しかしながら、この種のメモリ回路では、書込み、読出
し用のゲートを、インダクタンスを介して制御電流の生
じる磁場によりスイッチングさせるため、磁束の最小単
位である磁束量子Φ。（Φ。
し用のゲートを、インダクタンスを介して制御電流の生
じる磁場によりスイッチングさせるため、磁束の最小単
位である磁束量子Φ。（Φ。
〜２Ｘ１０−’畠ｗｂ ）を少なくとも１つ以上ゲート
内に生じさせるだけのインダクタンスを特つ必要があり
、ゲート自体の小型化Ｋｆｆ理的な限界がある上、書込
み、読出しを別々のゲートで行わなければならないため
、メモリセル全体としても十分に小型化できないという
問題点があり、計算機用のメモリ回路としては高密度化
、高速化に原理的な限界があった。
内に生じさせるだけのインダクタンスを特つ必要があり
、ゲート自体の小型化Ｋｆｆ理的な限界がある上、書込
み、読出しを別々のゲートで行わなければならないため
、メモリセル全体としても十分に小型化できないという
問題点があり、計算機用のメモリ回路としては高密度化
、高速化に原理的な限界があった。
この発明は、このような従来のメモリ回路の問題点を除
去するためになされたもので、書込み。
去するためになされたもので、書込み。
読出しの両方を、超電導閉ル−プ内に３つ、または４つ
のジョセフソン接合を含み、この閉ループに直接注入す
る制御電流によりインダクタンスを用いずに各接合の位
相条件をフン）Ｒ−ルしてスイッチ動作させるようにし
起ゲート１つで行わせるよ５Ｋしたもので、ゲートのス
イッチ動作のコントρ−ルにインダクタンスを介して生
ずる磁場を用いる必要がないため、従来のようなインダ
クタンスを利用したスイッチング・ゲートに比べてゲー
ト自体が大幅に小型化が可能であり、またゲートの数も
１つのメモリ・セルに対して１つです、むためメモリ・
セル全体が小型化でき、計算機用回路として高密度化、
高速化に適する。以下、図面に基づいてこの発明の詳細
な説明する。
のジョセフソン接合を含み、この閉ループに直接注入す
る制御電流によりインダクタンスを用いずに各接合の位
相条件をフン）Ｒ−ルしてスイッチ動作させるようにし
起ゲート１つで行わせるよ５Ｋしたもので、ゲートのス
イッチ動作のコントρ−ルにインダクタンスを介して生
ずる磁場を用いる必要がないため、従来のようなインダ
クタンスを利用したスイッチング・ゲートに比べてゲー
ト自体が大幅に小型化が可能であり、またゲートの数も
１つのメモリ・セルに対して１つです、むためメモリ・
セル全体が小型化でき、計算機用回路として高密度化、
高速化に適する。以下、図面に基づいてこの発明の詳細
な説明する。
第１図はこの発明の一実施例を示す回路図で、１は永久
電流によりループ内に発生した磁束な媒体としてメモ゛
すな保存する超電導体からなるメモリ・ループ、２Ａ、
２Ｂは前記メモリ・ループ１内に磁束を発生させるため
のワード電流Ｉ、を通ずるワード電流線路、３は前記メ
モリ・ループ１とワード電流線路２Ａ、２Ｂとの２つの
結合点の中間点に設けられたスイッチング・ゲートを構
成する超電導閉ループ、４Ａ、４Ｂ、４Ｃは前記超電導
閉ループ３内に設けられたジョセフソン接合、５は前記
ジョセフソン接合４Ａ、４Ｂの中間点から、超電導閉ル
ープ３にビット電流ＩＩｓ またはセンス電流１．を
注入してゲートのスイッチングをフントロールするため
の制御電流線路、６は前記制御電流線路５の一部からジ
ョセフソン接合４Ｂが電圧状態に遷移したとき、ビット
電流■■またはセンス電流Ｉ３がバイパスして流れ込む
抵抗体である。
電流によりループ内に発生した磁束な媒体としてメモ゛
すな保存する超電導体からなるメモリ・ループ、２Ａ、
２Ｂは前記メモリ・ループ１内に磁束を発生させるため
のワード電流Ｉ、を通ずるワード電流線路、３は前記メ
モリ・ループ１とワード電流線路２Ａ、２Ｂとの２つの
結合点の中間点に設けられたスイッチング・ゲートを構
成する超電導閉ループ、４Ａ、４Ｂ、４Ｃは前記超電導
閉ループ３内に設けられたジョセフソン接合、５は前記
ジョセフソン接合４Ａ、４Ｂの中間点から、超電導閉ル
ープ３にビット電流ＩＩｓ またはセンス電流１．を
注入してゲートのスイッチングをフントロールするため
の制御電流線路、６は前記制御電流線路５の一部からジ
ョセフソン接合４Ｂが電圧状態に遷移したとき、ビット
電流■■またはセンス電流Ｉ３がバイパスして流れ込む
抵抗体である。
メモリーループ１への書込みは、ワード電流線路２Ａ、
２Ｂからメモリ・ループ１にワード電流■１を、また、
制御電流線路５からビット電流Ｉｍを流し込んでメモリ
・ループ１内を流れる循環電流ＩＬをフントロールする
ことＫより行われ、読出しは制御電流線路５からセンス
電流■３を流し込んだとき、抵抗体６に電圧が発生する
か否かを検知し忙行われる。
２Ｂからメモリ・ループ１にワード電流■１を、また、
制御電流線路５からビット電流Ｉｍを流し込んでメモリ
・ループ１内を流れる循環電流ＩＬをフントロールする
ことＫより行われ、読出しは制御電流線路５からセンス
電流■３を流し込んだとき、抵抗体６に電圧が発生する
か否かを検知し忙行われる。
第２図は第１図に示したスイッチング−ゲートの循環電
流１．とビット電流ＩＩまたはセンス電流！、の関係を
示すしきい値特性にメそり動作における動作点を書き妬
えたものである・図中、しきい値曲線の実線で示した部
分を動作点が横切るときは、第１図の両ジョセフンン接
合４Ｂ、４Ｃが有限電圧状態に遷移するが、点線で示し
た部分を動作点が横切るときはジョセフソン接合４Ｂは
有限電圧に遷移するが、ジョセフソン接合４Ａに発生す
る電圧がジョセフソン接合４Ｂの電圧と逆向きで大きさ
が等しいため、ジョセフソン接合４ＣＫは電圧が発生し
ない。この２つの領域が存在することによりメモリの書
込みと非破壊の読出しが１つのゲートで可能となる。
流１．とビット電流ＩＩまたはセンス電流！、の関係を
示すしきい値特性にメそり動作における動作点を書き妬
えたものである・図中、しきい値曲線の実線で示した部
分を動作点が横切るときは、第１図の両ジョセフンン接
合４Ｂ、４Ｃが有限電圧状態に遷移するが、点線で示し
た部分を動作点が横切るときはジョセフソン接合４Ｂは
有限電圧に遷移するが、ジョセフソン接合４Ａに発生す
る電圧がジョセフソン接合４Ｂの電圧と逆向きで大きさ
が等しいため、ジョセフソン接合４ＣＫは電圧が発生し
ない。この２つの領域が存在することによりメモリの書
込みと非破壊の読出しが１つのゲートで可能となる。
＃！２図を用いて先ず書込みの動作について説明する０
便宜上、メモリ・ループ１を反時計回りの循環電流を正
のＩＬに定め、第２図のＩＬ点に相当する循環電流ＩＬ
の流れている状態をメモリの′″１−循環電流ＩＬが０
点に相当するだけ流れている状態をメモリの”ｏ″と定
義する。最初に′″１″が書き込まれていて１０”を書
き込むにはワード電流 １ｗを流して循環電流ＩＬを１
点からｂ点まで増加させ、次に、ビット電流■１を０点
に相当する大きさだけ流し込むと動作点はｂ点からｄ点
に移るが、このとき、動作点はしきい値曲線の実線の領
域を横切るためジョセフソン接合４Ｃが有限電圧状態に
遷移し、ワード電流Ｉｔはメモν・ループ１のゲートを
含まない分岐のみを流れるようになり、ワード電流 Ｉ
、が全部上記の分岐に移った彼はジョセフソン接合４Ｃ
は再び零電圧状態に戻る。この状態でワード電流■ｗ、
ビット電流ＩＩを切ればメモリ・ループ１内の磁束を保
存するため循環電流ＩＬは０点に相当するだけ流れるよ
うになり、頴”が書き込まれたことになる。
便宜上、メモリ・ループ１を反時計回りの循環電流を正
のＩＬに定め、第２図のＩＬ点に相当する循環電流ＩＬ
の流れている状態をメモリの′″１−循環電流ＩＬが０
点に相当するだけ流れている状態をメモリの”ｏ″と定
義する。最初に′″１″が書き込まれていて１０”を書
き込むにはワード電流 １ｗを流して循環電流ＩＬを１
点からｂ点まで増加させ、次に、ビット電流■１を０点
に相当する大きさだけ流し込むと動作点はｂ点からｄ点
に移るが、このとき、動作点はしきい値曲線の実線の領
域を横切るためジョセフソン接合４Ｃが有限電圧状態に
遷移し、ワード電流Ｉｔはメモν・ループ１のゲートを
含まない分岐のみを流れるようになり、ワード電流 Ｉ
、が全部上記の分岐に移った彼はジョセフソン接合４Ｃ
は再び零電圧状態に戻る。この状態でワード電流■ｗ、
ビット電流ＩＩを切ればメモリ・ループ１内の磁束を保
存するため循環電流ＩＬは０点に相当するだけ流れるよ
うになり、頴”が書き込まれたことになる。
“】”を書き込むときには、ワード電流１胃、ビット電
流■１を上記の＠Ｏ″の書込みと同じ大きさで逆向きに
流すととＫより動作点はａ −ｆ −ｇと移り、この間
しきい値曲線を横切らないので、ゲートは零電圧状態の
ままであり、ワード電流Ｉｗ。
流■１を上記の＠Ｏ″の書込みと同じ大きさで逆向きに
流すととＫより動作点はａ −ｆ −ｇと移り、この間
しきい値曲線を横切らないので、ゲートは零電圧状態の
ままであり、ワード電流Ｉｗ。
ビット電流■−を切れば元のａ点に戻り１１′の状態を
保つ、最初に０”が書き込まれている場合も・上記と同
様の操作、動作原理により１０″を書き込めば動作点は
＠ −ｏ ｆ −ｍ ６と移り、＠ｏｌ″が保存される
が、＠１１を書き込むとｅ −ｈ −１・と移り、ワー
ド電流Ｉｔｓ ビット電流Ｌｍを切った後はａ点に移
り、＠１″が書き込まれる。
保つ、最初に０”が書き込まれている場合も・上記と同
様の操作、動作原理により１０″を書き込めば動作点は
＠ −ｏ ｆ −ｍ ６と移り、＠ｏｌ″が保存される
が、＠１１を書き込むとｅ −ｈ −１・と移り、ワー
ド電流Ｉｔｓ ビット電流Ｌｍを切った後はａ点に移
り、＠１″が書き込まれる。
読出しには制御電流線路５から１点に相当するだけのセ
ンス電流■、をメモリ・ループ１（流し込む、＠１”が
メモリ・ループ１に書き込まれていれば、動作点はｍ−
＋にと移り、この間、しきい値ｌ！ｌＩｓの点線の部分
を横切るためのジョセフソン接合４Ｂは有限電圧状態に
遷移して抵抗体６にも電圧゛が発生するが、ジョセフソ
ン接合４Ｃは零電圧状１ｌｉｌＫとどまっているため、
センス電流Ｉ、を切った篭、循環電流Ｉ、は保存され、
再びａ点に戻る。 ＠ｆが書き込まれていれば上記と同
じセンス電流Ｉ、を流すとｅ −ａ ｌ・と移り、動作
小はしきい値曲線の内部にとどまるためすべてのジョセ
フソン接合４Ａ〜４Ｃは零電圧のままで抵抗体６に電圧
は発生しない、このように、いずれを読出しても読出し
後には読出し前と全く同じ循環電流ＩＬが保存されるの
で、この読出しは非破壊読出しである。
ンス電流■、をメモリ・ループ１（流し込む、＠１”が
メモリ・ループ１に書き込まれていれば、動作点はｍ−
＋にと移り、この間、しきい値ｌ！ｌＩｓの点線の部分
を横切るためのジョセフソン接合４Ｂは有限電圧状態に
遷移して抵抗体６にも電圧゛が発生するが、ジョセフソ
ン接合４Ｃは零電圧状１ｌｉｌＫとどまっているため、
センス電流Ｉ、を切った篭、循環電流Ｉ、は保存され、
再びａ点に戻る。 ＠ｆが書き込まれていれば上記と同
じセンス電流Ｉ、を流すとｅ −ａ ｌ・と移り、動作
小はしきい値曲線の内部にとどまるためすべてのジョセ
フソン接合４Ａ〜４Ｃは零電圧のままで抵抗体６に電圧
は発生しない、このように、いずれを読出しても読出し
後には読出し前と全く同じ循環電流ＩＬが保存されるの
で、この読出しは非破壊読出しである。
以−上の説明に用いたワード電流Ｉｆとビット電流ＩＩ
ｓセンス電流Ｉｓのしきい値曲線およびジョセフソン接
合４Ｃが電圧遷移する領域としない領域の存在範囲は、
スイッチング・ゲートの各ジョセフソン接合のジョセフ
ソン電流の臨界値の比。
ｓセンス電流Ｉｓのしきい値曲線およびジョセフソン接
合４Ｃが電圧遷移する領域としない領域の存在範囲は、
スイッチング・ゲートの各ジョセフソン接合のジョセフ
ソン電流の臨界値の比。
ジョセフソン接合のキャパシタンスの大きさ、また抵抗
体６の大きさにより制御することが可能であり、動作点
もメモリ・ループ１の左右の分割比に応じて広範囲の領
域に選択可能である。また上記の一実施例では、スイッ
チング・ゲートのメモリ・ループ１内に３つのジョセフ
ソン接合４Ａ〜４Ｃを含むものについて説明したが、１
つのジョセフソン接合４Ｃの代りに２つのジョセフソン
接合を２つ直列にして挿入し、メモリ・ループ１内に合
計４つのジョセフソン接合を含むものをスイッチング・
ゲートとして用いても同等の効果が得られる。
体６の大きさにより制御することが可能であり、動作点
もメモリ・ループ１の左右の分割比に応じて広範囲の領
域に選択可能である。また上記の一実施例では、スイッ
チング・ゲートのメモリ・ループ１内に３つのジョセフ
ソン接合４Ａ〜４Ｃを含むものについて説明したが、１
つのジョセフソン接合４Ｃの代りに２つのジョセフソン
接合を２つ直列にして挿入し、メモリ・ループ１内に合
計４つのジョセフソン接合を含むものをスイッチング・
ゲートとして用いても同等の効果が得られる。
以上詳細に説明したようＫこの発明によるジョセフソン
・メモリ回路は、書込み、読出しの両方を超電導閉ルー
プ内に３つ、または４つのジョセフソン接合を含み、こ
の閉ループに直接注入する制御電流により、インダクタ
ンスを用いずに各接合の位相条件をコントロールしてス
イッチ動作させるようＫしたグー）１つで行わせるよう
にしたもので、ゲートのスイッチ動作のコントロールに
インダクタンスを介して生ずる磁場を用いる必要がない
ため、従来のようなインダクタンスを利用したスイッチ
ング・グー）Ｋ比べてゲート自体が大幅に小型化が可能
であり、またゲートの数も１つのメモリ・セルに対して
１つですむため、メモ
・メモリ回路は、書込み、読出しの両方を超電導閉ルー
プ内に３つ、または４つのジョセフソン接合を含み、こ
の閉ループに直接注入する制御電流により、インダクタ
ンスを用いずに各接合の位相条件をコントロールしてス
イッチ動作させるようＫしたグー）１つで行わせるよう
にしたもので、ゲートのスイッチ動作のコントロールに
インダクタンスを介して生ずる磁場を用いる必要がない
ため、従来のようなインダクタンスを利用したスイッチ
ング・グー）Ｋ比べてゲート自体が大幅に小型化が可能
であり、またゲートの数も１つのメモリ・セルに対して
１つですむため、メモ
第１図はこの発明の一実施例を示す回路図、第２図は第
１図のスイッチング・ゲートの特性曲線および動作点を
示す図である。 図中、１はメモリ・ループ、２Ａ、２Ｂはワード電流線
路、３は超電導閉ループ、４Ａ、４Ｂ。 ４Ｃはジョセフソン接合、５は制御電流線路、６は抵抗
体である。 代理人 葛 野信 −（外１名） 第１図 第２図 Ｌ 手続補正書（自発） 昭和５７年１ 月１３日 １、事件の表示 特願昭 ５６−１２６９８’ｌ
１号２、発明の名称 ジ請セツンン・メそり回路
３、補正をする者 事件との関係 特許出願人 住 所 東５ｒＣ都丁・代田区丸の内二丁目２
番３号名 称（６０１） 三菱電機株式会社代表者
片山仁八部 ４、代理人 住 所 □東京都千代田区丸の内二丁目２番３
号三菱電機株式会社内 ５ 補正の対象 明細書の特許請求の範囲の欄１発明の詳細な説明の欄お
よび図面 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のように補正
する。 （２）明細書第２頁１６行に「特つ」とあるのを。 「持つ」と補正する。 （３）同じく第３貞６行、第９頁８行に「この閉ループ
」とあるのを、それぞれ「超電導閉ループ」と補正する
。 （４）第２図を別紙のように補正する。 以上 ２、− 特許請求の範囲 １つの超電導閉ループ内に第１と第２のジョセフソン接
合の直列体と、この直列体に並列に第３のジョセフソン
接合または第３と第４のジョセフソン接合の直列体を接
続したものを設け、前記第１と第３のジョセフソン接合
の中間点に入力電流を流すワード電流線路を設け、前記
第１と第２のジョセフソン接合の中間点に前記超電導閉
ループ制御電流を流し込む制御電流線路を設け、前記第
２と第３のジョセフソン接合の中間点または前記第２と
第４のジョセフソン接合の中間点から出力電流を取り出
すワード電流線路を設け、さらに制御電流線路上の一点
に制御電流の分岐を行う抵抗含んだことを特徴とするジ
ョセフソン・メモリ回路。
１図のスイッチング・ゲートの特性曲線および動作点を
示す図である。 図中、１はメモリ・ループ、２Ａ、２Ｂはワード電流線
路、３は超電導閉ループ、４Ａ、４Ｂ。 ４Ｃはジョセフソン接合、５は制御電流線路、６は抵抗
体である。 代理人 葛 野信 −（外１名） 第１図 第２図 Ｌ 手続補正書（自発） 昭和５７年１ 月１３日 １、事件の表示 特願昭 ５６−１２６９８’ｌ
１号２、発明の名称 ジ請セツンン・メそり回路
３、補正をする者 事件との関係 特許出願人 住 所 東５ｒＣ都丁・代田区丸の内二丁目２
番３号名 称（６０１） 三菱電機株式会社代表者
片山仁八部 ４、代理人 住 所 □東京都千代田区丸の内二丁目２番３
号三菱電機株式会社内 ５ 補正の対象 明細書の特許請求の範囲の欄１発明の詳細な説明の欄お
よび図面 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のように補正
する。 （２）明細書第２頁１６行に「特つ」とあるのを。 「持つ」と補正する。 （３）同じく第３貞６行、第９頁８行に「この閉ループ
」とあるのを、それぞれ「超電導閉ループ」と補正する
。 （４）第２図を別紙のように補正する。 以上 ２、− 特許請求の範囲 １つの超電導閉ループ内に第１と第２のジョセフソン接
合の直列体と、この直列体に並列に第３のジョセフソン
接合または第３と第４のジョセフソン接合の直列体を接
続したものを設け、前記第１と第３のジョセフソン接合
の中間点に入力電流を流すワード電流線路を設け、前記
第１と第２のジョセフソン接合の中間点に前記超電導閉
ループ制御電流を流し込む制御電流線路を設け、前記第
２と第３のジョセフソン接合の中間点または前記第２と
第４のジョセフソン接合の中間点から出力電流を取り出
すワード電流線路を設け、さらに制御電流線路上の一点
に制御電流の分岐を行う抵抗含んだことを特徴とするジ
ョセフソン・メモリ回路。
Claims (1)
- １つの超電導閉ループ内に第１と第２のジョセフソン接
合の直列体と、この直列体に並列にｗ３のジョセフソン
接合または第３と第４のジョセフソン接合の直列体を接
続したものを設け、前記第１と第３のジョセフソン接合
の中間点に入力電流を流すワード電流線路を設け、前記
第１と！２のジョセフソン接合の中間点に前記超電導閉
ループ制御電流を流し込む制御電流線路を設け、前記第
２と第３のジョセフソン接合の中間点または前記第２と
第４のジョセフソン接合の中間点から出力電流を取り出
すワード電流線路を設け、さらに制御電流線路上の一点
に制御電流の分岐を行う抵抗体を接続したことを特徴と
するジョセフソン・メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126983A JPS5829198A (ja) | 1981-08-13 | 1981-08-13 | ジヨセフソン・メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126983A JPS5829198A (ja) | 1981-08-13 | 1981-08-13 | ジヨセフソン・メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5829198A true JPS5829198A (ja) | 1983-02-21 |
Family
ID=14948736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56126983A Pending JPS5829198A (ja) | 1981-08-13 | 1981-08-13 | ジヨセフソン・メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829198A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05228685A (ja) * | 1992-02-21 | 1993-09-07 | Matsushita Electric Ind Co Ltd | 高温はんだ |
| JPH08187590A (ja) * | 1994-11-02 | 1996-07-23 | Mitsui Mining & Smelting Co Ltd | 鉛無含有半田合金 |
-
1981
- 1981-08-13 JP JP56126983A patent/JPS5829198A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05228685A (ja) * | 1992-02-21 | 1993-09-07 | Matsushita Electric Ind Co Ltd | 高温はんだ |
| JPH08187590A (ja) * | 1994-11-02 | 1996-07-23 | Mitsui Mining & Smelting Co Ltd | 鉛無含有半田合金 |
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